物理综合的设计流程研究 第一章引言 1.1ASIC的设计流程概述 随着电路设计进入VLSl,甚至ULS时代，电路规模迅速上升到几十万门甚至几百万门。 根据摩尔定律，每十八个月增加一倍。而设计人员的设计能力只是一个线性增长的曲线，远远 跟不上电路规模指数上升的速度。为了弥补这个差距，工业界对EDA软件和设计方法不断提出 新的要求。在80年代，由美国国防部支持的Very High Speed Integrated Circiut发展计划促成 了VHDL的诞生，并使之成为了国际标准。而Cadence公司的Verilog HDL在工业界获得了广 泛的接受，并最终成为了国际标准。利用HDL进行设计大大方便了设计输入，提高了设计抽象 程度，更有利于设计人员发挥聪明才智，因而可以大大提高设计效率，缩短了设计周期。 随着电路规模的增大和系统复杂度的增加，直接用电路实现己是不可能，RTL级的HDL编 码也变得越来越难以忍受。行为级综合技术的发展为设计者带来了曙光。它使设计者开始逐步 摆脱繁重的RTL级编码，大大提高了设计者的设计灵活性和设计效率，减少了工艺及物理对设 计的约束。 为了提高设计的速度和设计成功率，利用己验证正确的设计作为新设计的一部分是现在大 规模设计的常用方法。随着时代的发展，人们对产品的要求越来越高。他们要求的不仅仅是新 产品的出现，更多的是要求改善旧产品的性能，增加更多的功能。为此对旧的设计的修改是必 须的。为了充分利用以前的成果，减少修改的工作量，加快设计修改速度，同时尽量不影响不 变部分，提高修改的成功率，技术更改指令ECO被提了出来并得到了发展。 随着半导体工艺的不断进步，器件的特征尺寸越来越小，线宽越来越窄，器件的速度变得 越来越快。但同时随着设计的越来越复杂，电路规模的越来越大，金属线的长度和层数不断增 加，线宽也随之变小。这都导致了金属连线的延时变大。于是器件的延时不再是一个系统的主 要延时，连线的延时变得越来越重要，甚至超过了器件的延时。因此以前设计系统时只考虑器 件延时的观念己经行不通，设计时考虑连线的延时是必须的。设计者在设计时必须同时考虑到 综合和版图，且使综合和版图尽量结合在一起。把综合后的时序信息前注释到布局布线，同时 布局布线后提取寄生参数和时序延时信息后注释回综合，从而使逻辑设计和物理设计紧密的结 合起来。考虑到连线延时，必须进行版图后仿真。版图后仿真必须后注释大量的版图时序延时 信息。 电路规模的增大导致了时钟同步的问题。时钟到达不同子模块的延时不同，这成了一个系 统失败的致命弱点。为了解决时钟延时的问题，在布局布线中CLOCK TREE的技术得到了极 大的发展。它较好的解决了这时钟延时的问题。 随着系统规模的不断增大，功耗的问题变得越来越重要，散热成了人们的一大难题。为此， 设计者在进行设计系统的时候必须考虑功耗的问题。在逻辑综合后必须进行功耗分析。 2物理综合的设计流程研究 第一章 引言 1.1 ASIC 的设计流程概述 随着电路设计进入VLSI ，甚至ULSI 时代，电路规模迅速上升到几十万门甚至几百万门。 根据摩尔定律，每十八个月增加一倍。而设计人员的设计能力只是一个线性增长的曲线，远远 跟不上电路规模指数上升的速度。为了弥补这个差距，工业界对EDA 软件和设计方法不断提出 新的要求。在80 年代，由美国国防部支持的Very High Speed Integrated Circiut 发展计划促成 了VHDL 的诞生，并使之成为了国际标准。而Cadence公司的Verilog HDL 在工业界获得了广 泛的接受，并最终成为了国际标准。利用HDL 进行设计大大方便了设计输入，提高了设计抽象 程度，更有利于设计人员发挥聪明才智，因而可以大大提高设计效率，缩短了设计周期。 随着电路规模的增大和系统复杂度的增加，直接用电路实现已是不可能，RTL级的HDL编 码也变得越来越难以忍受。行为级综合技术的发展为设计者带来了曙光。它使设计者开始逐步 摆脱繁重的RTL 级编码，大大提高了设计者的设计灵活性和设计效率，减少了工艺及物理对设 计的约束。 为了提高设计的速度和设计成功率，利用已验证正确的设计作为新设计的一部分是现在大 规模设计的常用方法。随着时代的发展，人们对产品的要求越来越高。他们要求的不仅仅是新 产品的出现，更多的是要求改善旧产品的性能，增加更多的功能。为此对旧的设计的修改是必 须的。为了充分利用以前的成果，减少修改的工作量，加快设计修改速度，同时尽量不影响不 变部分，提高修改的成功率，技术更改指令ECO 被提了出来并得到了发展。 随着半导体工艺的不断进步，器件的特征尺寸越来越小，线宽越来越窄，器件的速度变得 越来越快。但同时随着设计的越来越复杂，电路规模的越来越大，金属线的长度和层数不断增 加，线宽也随之变小。这都导致了金属连线的延时变大。于是器件的延时不再是一个系统的主 要延时，连线的延时变得越来越重要，甚至超过了器件的延时。因此以前设计系统时只考虑器 件延时的观念已经行不通，设计时考虑连线的延时是必须的。设计者在设计时必须同时考虑到 综合和版图，且使综合和版图尽量结合在一起。把综合后的时序信息前注释到布局布线，同时 布局布线后提取寄生参数和时序延时信息后注释回综合，从而使逻辑设计和物理设计紧密的结 合起来。考虑到连线延时，必须进行版图后仿真。版图后仿真必须后注释大量的版图时序延时 信息。 电路规模的增大导致了时钟同步的问题。时钟到达不同子模块的延时不同，这成了一个系 统失败的致命弱点。为了解决时钟延时的问题，在布局布线中CLOCK TREE 的技术得到了极 大的发展。它较好的解决了这时钟延时的问题。 随着系统规模的不断增大，功耗的问题变得越来越重要，散热成了人们的一大难题。为此， 设计者在进行设计系统的时候必须考虑功耗的问题。在逻辑综合后必须进行功耗分析。 2