Chinaopub.com )行为建颇65 下载 e(ctrl A or Ctrl B) 注意关键字or并不意味着在1个表达式中的逻辑或 在 Verilog HDL中 posedge和 negedge是表示正沿和负沿的关键字。信号的负沿是下述转换 正沿是下述转换的一种 0->x 0->1 2.电平敏感事件控制 在电平敏感事件控制中,进程语句或进程中的过程语句一直延迟到条件变为真后才执行 电平敏感事件控制以如下形式给出: wait ( Condition) procedural statement 过程语句只有在条件为真时才执行,否则过程语句一直等待到条件为真。如果执行到该 语句时条件已经为真,那么过程语句立即执行。在上面的表示形式中,过程语句是可选的。 wait (Sum > 22) wait (Da thReady wait (Preset 在第一条语句中,只有当SWm的值大于22时,才对Sum清0。在第二条语句中,只有当 Dataread为真,即 DataReady值为1时,将Bas赋给Daa。最后一条语句表示延迟至 Preset变 为真(值为1)时,其后续语句方可继续执行 83语句块 语句块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制。在 Verilog HDL中有两类语句块,即: 1)顺序语句块( begin.end):语句块中的语句按给定次序顺序执行。 2)并行语句块( fork.join):语句块中的语句并行执行。 语句块的标识符是可选的,如果有标识符,寄存器变量可在语句块内部声明。带标识符 的语句块可被引用:例如,语句块可使用禁止语句来禁止执行。此外,语句块标识符提供l 标识寄存器的一种方式。但是,要注意所有的寄存器均是静态的,即它们的值在整个模拟Q = 0; @ (Ctrl_A o r C t r l _ B) D b u s = 'b z; 注意关键字o r并不意味着在1个表达式中的逻辑或。 在Verilog HDL中p o s e d g e和n e g e d g e是表示正沿和负沿的关键字。信号的负沿是下述转换 的一种： 1 -> x 1 -> z 1 -> 0 x -> 0 z -> 0 正沿是下述转换的一种： 0 -> x 0 -> z 0 -> 1 x -> 1 z -> 1 2. 电平敏感事件控制 在电平敏感事件控制中，进程语句或进程中的过程语句一直延迟到条件变为真后才执行。 电平敏感事件控制以如下形式给出： w a i t (C o n d i t i o n) p r o c e d u r a l _ s t a t e m e n t 过程语句只有在条件为真时才执行，否则过程语句一直等待到条件为真。如果执行到该 语句时条件已经为真，那么过程语句立即执行。在上面的表示形式中，过程语句是可选的。 例如： w a i t (S u m > 22) S u m = 0; w a i t (D a t a R e a d y) D a t a = B u s; w a i t (P r e s e t) ; 在第一条语句中，只有当 S u m的值大于 2 2时，才对 S u m清0。在第二条语句中，只有当 D a t a R e a d y为真，即D a t a R e a d y值为1时，将B u s赋给D a t a。最后一条语句表示延迟至 P re s e t变 为真（值为1）时，其后续语句方可继续执行。 8.3 语句块 语句块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制。在 Ve r i l o g H D L中有两类语句块，即： 1) 顺序语句块(b e g i n . . . e n d)：语句块中的语句按给定次序顺序执行。 2) 并行语句块(f o r k . . . j o i n)：语句块中的语句并行执行。 语句块的标识符是可选的，如果有标识符，寄存器变量可在语句块内部声明。带标识符 的语句块可被引用；例如，语句块可使用禁止语句来禁止执行。此外，语句块标识符提供唯 一标识寄存器的一种方式。但是，要注意所有的寄存器均是静态的，即它们的值在整个模拟 第8章 行 为 建 模 65 下载