64 Verilog hdl硬件描述语言 Chinapub. coM 下载 普( PERIOD/2) c1。ck=~c1ock 如果时延表达式的值为0,则称之为显式零时延。 显式零时延促发一个等待,等待所有其它在当前模拟时间被执行的事件执行完毕后,才 将其唤醒:模拟时间不前进。 如果时延表达式的值为x或z,其与零时延等效。如果时延表达式计算结果为负值,那么其 进制的补码值被作为时延,这一点在使用时务请注意 822事件控制 在事件控制中, al ways的过程语句基于事件执行。有两种类型的事件控制方式: 1)边沿触发事件控制 2)电平敏感事件控制 1.边沿触发事件控制 边沿触发事件控制如下 a event procedural statement 如下例所示 Curr state Next state 带有事件控制的进程或过程语句的执行,须等到指定事件发生。上例中,如果 Clock信号从低 电平变为高电平(正沿),就执行赋值语句:否则进程被挂起直到 Clock信号产生下一个正跳边沿。 下面是进一步的实例。 g(negedge Reset) Count =0 在第一条语句中,赋值语句只在 Reset上的负沿执行。第二条语句中,当Cla上有事件发生 时,Foo的值被赋给Zoo,即等待Cla上发生事件:当Cl的值发生变化时,Foo的值被赋给Zoo 也可使用如下形式 该语句促发一个等待,直到指定的事件发生。下面是确定时钟在周期的 initia语句中使用 的一个例子。 time Riseedge, On De lay ⊥n⊥tia1 begin /等待,直到在时钟上发生正边沿: e(posedge ClockA)i /等待,直到在时钟上发生负边沿: e(negedge Clock)i OnDelay stime -RiseEdgei q display ("The on-period of clock is st. Delay 事件之间也能够相或以表明“如果有任何事件发生”。下例将对此进行说明 e(posedge Clear or negedge Reset#（P E R I O D / 2） Clock = ～C l o c k 如果时延表达式的值为0，则称之为显式零时延。 #0; //显式零时延。 显式零时延促发一个等待，等待所有其它在当前模拟时间被执行的事件执行完毕后，才 将其唤醒；模拟时间不前进。 如果时延表达式的值为 x或z,其与零时延等效。如果时延表达式计算结果为负值，那么其 二进制的补码值被作为时延，这一点在使用时务请注意。 8.2.2 事件控制 在事件控制中，a l w a y s的过程语句基于事件执行。有两种类型的事件控制方式： 1) 边沿触发事件控制 2) 电平敏感事件控制 1. 边沿触发事件控制 边沿触发事件控制如下: @ event procedural_statement 如下例所示: @ (p o s e d g e C l o c k) C u r r _ S t a t e = N e x t _ S t a t e; 带有事件控制的进程或过程语句的执行，须等到指定事件发生。上例中，如果C l o c k信号从低 电平变为高电平（正沿），就执行赋值语句；否则进程被挂起,直到C l o c k信号产生下一个正跳边沿。 下面是进一步的实例。 @ (n e g e d g e R e s e t) C o u n t = 0; @C l a Z o o = F o o; 在第一条语句中，赋值语句只在 R e s e t上的负沿执行。第二条语句中 ,当C l a上有事件发生 时，F o o的值被赋给Z o o,即等待C l a上发生事件；当C l a的值发生变化时,F o o的值被赋给Z o o。 也可使用如下形式: @ e v e n t ; 该语句促发一个等待，直到指定的事件发生。下面是确定时钟在周期的 i n i t i a l语句中使用 的一个例子。 t i m e RiseEdge, OnDelay; i n i t i a l b e g i n / /等待，直到在时钟上发生正边沿： @ (p o s e d g e C l o c k A) ; R i s e E d g e = $t i m e; / /等待，直到在时钟上发生负边沿： @ (n e g e d g e C l o c k A) ; O n D e l a y = $t i m e - R i s e E d g e; $d i s p l a y ("The on-period of clock is %t.", D e l a y) ; e n d 事件之间也能够相或以表明“如果有任何事件发生”。下例将对此进行说明。 @ (p o s e d g e C l e a r or negedge R e s e t) 64 Verilog HDL 硬件描述语言 下载