enti port(i: in std logic vector( 1 to 9) even, odd: out std logic) end parity architecture rtl of kparity 9 i signal yl, y2, y3, y: std logic, yl<=i(1) xor i(2)xor i(3) y2<=1(4)xor i(5)xor i(6) y3<=i(7) xor i( 8)xor 1(9); yI xor y2 xor y3 odd<=y; even<= not y end rtI 运算电路 运算电路主要包括比较器( comparator)、加法器(add) 乘法器( multipliers)和算术逻辑单元(ALU)等电路。 在运算电路中,运算量经常需要进行算术运算; 在VHDL中,算术运算不能对bt、 std logic d logic vector等类型进行 此外,二进制的数值表达方式本身也存在符号表达方式 问题,不同表达方式的运算规则不同 为了解决类型与运算的相容问题,统一符号运算问题, 在包集合 IEEE std logic arith中,定义了 signed和 unsinged 两种类型,以及与这两种类型相应的转换函数和对这些类型 进行的运算,其规则如下(针对加减运算)entity kparity9 is port (i: in std_logic_vector ( 1 to 9); even,odd : out std_logic); end kparity9 ; architecture rtl of kparity9 is signal y1,y2,y3,y: std_logic; begin y1<= i(1) xor i(2) xor i(3) ; y2<= i(4) xor i(5) xor i(6) ; y3<= i(7) xor i(8) xor i(9) ; y<= y1 xor y2 xor y3 ; odd<= y ; even<= not y; end rtl; 运算电路 运算电路主要包括比较器（comparator）、加法器（add）、 乘法器（multipliers）和算术逻辑单元（ALU）等电路。 在运算电路中，运算量经常需要进行算术运算； 在 VHDL 中，算术运算不能对 bit 、 std_logic 、 std_logic_vector 等类型进行； 此外，二进制的数值表达方式本身也存在符号表达方式 问题，不同表达方式的运算规则不同； 为了解决类型与运算的相容问题，统一符号运算问题， 在包集合 IEEE.std_logic_arith 中，定义了 signed 和 unsinged 两种类型，以及与这两种类型相应的转换函数和对这些类型 进行的运算，其规则如下（针对加/减运算）：