al <=000"when i(7)='0 else 001"when i(7 downto 6-10" else 010"when i(7 downto 5)110"else 0ll"when i(7 downto 4=1110" else 100"when i(7 downto 3)=11110"else 101"when i(7 downto 2)111110" else 110"when i(7 downto 11111110"else 111 a<=al when el=o' else"111 奇偶校验电路 parity checker 奇偶校验电路是实现数据错误检验的一种基本电路,其方 式是检测在9位输入数据中‘1’的个数是奇数还是偶数 3输入端异或门可以看作3位奇偶校验电路: 1’的个数为奇数时输出为‘1’,为偶数时输出为“0’ 利用该电路可以构成9位奇偶校验电路 p.418表5-479位奇偶校验电路的行为设计 p419表5-489位奇偶校验电路的结构设计 例9位奇偶校验电路的数据流设计 library ieee use ieee std logic 1164 allbegin a1 <="000" when i(7)= '0' else "001" when i(7 downto 6)="10" else "010" when i(7 downto 5)="110" else "011" when i(7 downto 4)="1110" else "100" when i(7 downto 3)="11110" else "101" when i(7 downto 2)="111110" else "110" when i(7 downto 1)="1111110" else "111"; a<=a1 when el='0' else "111"; end rtl; 奇偶校验电路 parity checker 奇偶校验电路是实现数据错误检验的一种基本电路，其方 式是检测在 9 位输入数据中‘1’的个数是奇数还是偶数； 3 输入端异或门可以看作 3 位奇偶校验电路： ‘1’的个数为奇数时输出为‘1’，为偶数时输出为‘0’； 利用该电路可以构成 9 位奇偶校验电路； p.418 表 5-47 9 位奇偶校验电路的行为设计 p.419 表 5-48 9 位奇偶校验电路的结构设计 例 9 位奇偶校验电路的数据流设计 library ieee; use ieee.std_logic_1164.all;