组合电路的ⅤHDL设计 优先编码器 编码器( encoder)也属于码制转换器一类 (BCD-1-out-of-10)(p49表2-9) 优先编码器属于多对1转换关系,没有一一对应关系,难 以采用上述方式描述 74148优先编码器真值表见p278表5-23,表中含有大 量‘x’项,目前ⅤHDL还不能直接对其进行运算处理; 在p.384表5-26中,显示了行为设计的一种形式:采用 for-loop语句 也可以采用数据流设计中的条件代入语句实现 例:简化74148优先编码器的数据流设计 数据输入订[7.0]低电平有效控制输入e低电平有效 数据输出a[2.0]反函数输出 library ieee use ieee std logic 1164. all; entity encoder is port(i: in std logic vector(7 downto 0) el: in std logic a: out std logic vector(2 downto O)) end encoder: architecture rtl of encoder is signal al std logic vector(2 downto O)组合电路的 VHDL 设计 优先编码器 编码器(encoder)也属于码制转换器一类 （BCD—1-out-of-10） （ p.49 表 2-9 ） 优先编码器属于多对 1 转换关系，没有一一对应关系，难 以采用上述方式描述； 74148 优先编码器真值表 见 p.278 表 5-23，表中含有大 量‘x’项，目前 VHDL 还不能直接对其进行运算处理； 在 p.384 表 5-26 中，显示了行为设计的一种形式：采用 for-loop 语句； 也可以采用数据流设计中的条件代入语句实现： 例： 简化 74148 优先编码器的数据流设计 数据输入 i[7..0] 低电平有效 控制输入 el 低电平有效 数据输出 a[2..0] 反函数输出 library ieee; use ieee.std_logic_1164.all; entity kencoder is port (i: in std_logic_vector (7 downto 0); el: in std_logic; a: out std_logic_vector(2 downto 0)); end kencoder; architecture rtl of kencoder is signal a1:std_logic_vector(2 downto 0);