时序电路的ⅤHDL设计 Mealy状态机设计要点 设定若干状态; 用输入和状态控制进程 用case语句分别选择每一个状态; 用if语句确定输入条件,指定相应的下一状态和输出值 输出立即赋值(使用一个进程); 状态等待时钟条件满足再进行赋值(使用另一个进程) 例 Mealy状态机设计 该状态机具有4个状态,输入x,输出z;状态转换图如下所 /z 1/0 0/0 1/0 library ieee use ieee std logic 1164 all ity mealy is port(x,clk: in std le z: out std logic) end mealy architecture beh of mealy is type state is(sO, Sl, S2, $3); signal current state, next state: state时序电路的 VHDL 设计 Mealy 状态机设计要点： 设定若干状态； 用输入和状态控制进程； 用 case 语句分别选择每一个状态； 用 if 语句确定输入条件，指定相应的下一状态和输出值； 输出立即赋值（使用一个进程）； 状态等待时钟条件满足再进行赋值（使用另一个进程）； 例 Mealy 状态机设计 该状态机具有 4 个状态，输入 x，输出 z；状态转换图如下所 示； library ieee; use ieee.std_logic_1164.all; entity mealy is port(x,clk: in std_logic; z: out std_logic); end mealy; architecture beh of mealy is type state is (s0,s1,s2,s3); signal current_state,next_state: state; begin