第7章半导体存储器 地址译码器 R R R R 态控 输出缓冲级 极管ROM结构图第7章 半导体存储器 地 址 译 码 A0 器 A1 三态控制 输出缓冲级 D3 D2 D1 D0 R R R R W0 W1 W2 W3 二极管ROM结构图