原理: 将信息码(n位)输入循环检验码发生器,由发生器产生 m位检验码,然后输出编码数据(n+m位),前面为信息码, 后面为检验码;(以下设n=4,m=3) 设计思想 初始时刻将系统各功能块清零 将输入数据(4位)通过并口送入7位移位寄存器,在后 面附加3个0,形成7位输入序列 将数据逐位送入发生器,同时送到2选1MUX 将发生器输出也送到2选1MUX 利用一个7进制计数器控制MUX:前4个周期输出输入 序列,后3个周期输出检验序列;进位脉冲作为输出信号, 表明一组数据处理完毕; 设计框图 shfreg7 000 count? clk 实体设计 entity coder port(d: in std logic vector(0 to 3) clr, clk, Id: in std logic z, co: out std logic)原理： 将信息码（n 位）输入循环检验码发生器，由发生器产生 m 位检验码，然后输出编码数据（n+m 位），前面为信息码， 后面为检验码；（以下设 n=4，m=3） 设计思想： 初始时刻将系统各功能块清零； 将输入数据（4 位）通过并口送入 7 位移位寄存器，在后 面附加 3 个 0，形成 7 位输入序列； 将数据逐位送入发生器，同时送到 2 选 1MUX； 将发生器输出也送到 2 选 1MUX； 利用一个 7 进制计数器控制 MUX：前 4 个周期输出输入 序列，后 3 个周期输出检验序列；进位脉冲作为输出信号， 表明一组数据处理完毕； 设计框图： 实体设计 entity ccoder is port ( d: in std_logic_vector (0 to 3); clr, clk，ld: in std_logic; z,co: out std_logic); end ccoder;