结构体设计 architecture beh of coder is signal q: std logic vector(2 downto 0) signal s, y: std logic, mux:process(q, s,y) case q is when"00001010011"=→>z<=s; when"10010110"=>z< en others=>z<=o' end process, cout7: process(clk, clr) end process shfreg7: process(clk,clr) end process checker process(clk, cl end process 课外作业: 1完成循环码编码器所要求的7进制计数器、7位右移并入串 出移位寄存器的设计;(每个功能块用一个进程表达) 2典型的循环检验码发生器原理图如下图所示:结构体设计 architecture beh of ccoder is signal q: std_logic_vector(2 downto 0); signal s,y: std_logic; mux: process (q,s,y) case q is when "000|001|010|011"=>z<=s; when "100|101|110"=>z<=y; when others=>z<='0'; end case; end process; cout7:process(clk,clr) …… end process; shfreg7:process(clk,clr) …… end process; checker:process(clk,clr) …… end process; end beh; 课外作业： 1 完成循环码编码器所要求的 7 进制计数器、7 位右移并入串 出移位寄存器的设计；（每个功能块用一个进程表达） 2 典型的循环检验码发生器原理图如下图所示：