语言不仅适用于电路逻辑的建模和仿真,还可以直接用于电路的设计。目前常用的 FPGA/CPLD设计的HDL综合器为 1. Synopsys公司的 FPGA Compiler、 FPGA Express 2. Synplicity公司的 Synplify Pro综合器; 3. Mentor子公司 Exemplar Logic的 Leonardo spectrum综合器; 综合器综合电路时,首先对Ⅴ IDL/Verilog进行分析处理,并将其转换成相应的电路 结构或模块,这是一个通用电路原理图的形成过程,与硬件无关。然后才对实际实现的目 标器件的结构进行优化,并使之满足各种约束条件,优化关键路径等。 综合器一般输出网表文件,如EDIF格式( Electronic Design Interchange Format),文 件后缀是cdf,或是直接用ⅤHDL/№erig语言表达的标准格式的网表文件,或是对应FPGA 器件厂商的网表文件,如 Xilinx的XNF网表文件。 适配器又称布局布线器,其任务是完成系统在器件上的布局布线。适配器输出的是厂 商自己定义的下载文件,用于下载到器件中以实现设计。布局布线通常由PLD厂商提供 的专门针对器件开发的软件完成,这些软件可以嵌在EDA开发环境中,也可以是专用的 适配器,例如Late公司的 ispEXPERT、 Altera公司的 MAX+plus2和 Quartus、 Xilinx公 司的 Foundation和ISE中都有各自的适配器。 下载器又称编程器,它把设计下载到对应的实际器件中,实现硬件设计,一般PLD 厂商都提供专门针对器件的下载或编程软件。 0.5硬件描述语言简介 数字系统的设计输入方式有多种,通常是由线信号和表示基本设计单元的符号连在 起组成线路图,符号取自器件库,符号通过信号(或网线)连接在一起,信号使符号互连, 这样设计的系统所形成的设计文件是若干张电路原理结构图,在图中详细标注了各逻辑单 元、器件的名称和相互间的信号连接关系。对于小的系统,这种原理电路图只要几十张至 几百张就可以了,但如果系统比较大,硬件比较复杂,这样的原理电路图可能要几千张 几万张甚至更多,这样就给设计归档、阅读、修改等都带来了不便。这一点在IC设计领 域表现得尤为突出,从而导致了采用硬件描述语言进行硬件电路设计方法的兴起。 硬件描述语言(HDL, Hardwhare Description Language)是用文本形式来描述数字电 路的内部结构和信号连接关系的一类语言,类似于一般的计算机高级语言的语言形式和结 构形式。设计者可以利用HDL描述设计的电路,然后利用EDA工具进行综合和仿真,最 后形成目标文件,再用ASC或PLD等器件实现 硬件描述语言的发展至今约有20多年的历史,并成功地应用于数字系统开发的各个 阶段:设计、综合、仿真和验证等,使设计过程达到高度自动化。硬件描述语言有多种类 型,最具代表性的、使用最广泛的是ⅤHDL( Very High Speed Intergated Circuit Hardware Description Language)语言和 Verilog Hdl语言 VHDL语言于八十年代初由美国国防部( The United States Department of Defense) 发起创建,当时制订了一个名为VHSC( Very High Speed Integrated Circuit)的计划,其 目的是为了能制定一个标准的文件格式和语法,要求各武器承包商遵循该标准描述其设计 的电路,以便于保存和重复使用电子电路设计。VHDL语言的全称为“超高速集成电路硬 件描述语言”( VHSIC Hardware Description Language),于1982年正式诞生,ⅤHDL吸取 了计算机高级语言语法严谨的优点,采用了模块化的设计方法,于1987年被国际电气电 子工程协会( nternational Electrical Electronic Engineering,EEE)收纳为标准;文件编 号为 IEEE standard10761993年,IEE对VHDL进行了修订,从更高的抽象层次和系 统描述能力上扩展了ⅤHDL的内容,公布了新版本的ⅤHDL,即IEEE标准的1076-1993 版本。语言不仅适用于电路逻辑的建模和仿真，还可以直接用于电路的设计。目前常用的 FPGA/CPLD 设计的 HDL 综合器为： 1．Synopsys 公司的 FPGA Compiler、FPGA Express； 2．Synplicity 公司的 Synplify Pro 综合器； 3．Mentor 子公司 Exemplar Logic 的 Leonardo Spectrum 综合器； 综合器综合电路时，首先对 VHDL/Verilog 进行分析处理，并将其转换成相应的电路 结构或模块，这是一个通用电路原理图的形成过程，与硬件无关。然后才对实际实现的目 标器件的结构进行优化，并使之满足各种约束条件，优化关键路径等。 综合器一般输出网表文件，如 EDIF 格式（Electronic Design Interchange Format），文 件后缀是.edf，或是直接用 VHDL/Verilog 语言表达的标准格式的网表文件，或是对应 FPGA 器件厂商的网表文件，如 Xilinx 的 XNF 网表文件。 适配器又称布局布线器，其任务是完成系统在器件上的布局布线。适配器输出的是厂 商自己定义的下载文件，用于下载到器件中以实现设计。布局布线通常由 PLD 厂商提供 的专门针对器件开发的软件完成，这些软件可以嵌在 EDA 开发环境中，也可以是专用的 适配器，例如 Lattice 公司的 ispEXPERT、Altera 公司的 MAX+plus2 和 Quartus、Xilinx 公 司的 Foundation 和 ISE 中都有各自的适配器。 下载器又称编程器，它把设计下载到对应的实际器件中，实现硬件设计，一般 PLD 厂商都提供专门针对器件的下载或编程软件。 0.5 硬件描述语言简介 数字系统的设计输入方式有多种，通常是由线信号和表示基本设计单元的符号连在一 起组成线路图，符号取自器件库，符号通过信号（或网线）连接在一起，信号使符号互连， 这样设计的系统所形成的设计文件是若干张电路原理结构图，在图中详细标注了各逻辑单 元、器件的名称和相互间的信号连接关系。对于小的系统，这种原理电路图只要几十张至 几百张就可以了，但如果系统比较大，硬件比较复杂，这样的原理电路图可能要几千张、 几万张甚至更多，这样就给设计归档、阅读、修改等都带来了不便。这一点在 IC 设计领 域表现得尤为突出，从而导致了采用硬件描述语言进行硬件电路设计方法的兴起。 硬件描述语言（HDL，Hardwhare Description Language）是用文本形式来描述数字电 路的内部结构和信号连接关系的一类语言，类似于一般的计算机高级语言的语言形式和结 构形式。设计者可以利用 HDL 描述设计的电路，然后利用 EDA 工具进行综合和仿真，最 后形成目标文件，再用 ASIC 或 PLD 等器件实现。 硬件描述语言的发展至今约有 20 多年的历史，并成功地应用于数字系统开发的各个 阶段：设计、综合、仿真和验证等，使设计过程达到高度自动化。硬件描述语言有多种类 型，最具代表性的、使用最广泛的是 VHDL（Very High Speed Intergated Circuit Hardware Description Language）语言和 Verilog HDL 语言。 VHDL 语言于八十年代初由美国国防部（The United States Department of Defense ） 发起创建，当时制订了一个名为 VHSIC（Very High Speed Integrated Circuit）的计划，其 目的是为了能制定一个标准的文件格式和语法，要求各武器承包商遵循该标准描述其设计 的电路，以便于保存和重复使用电子电路设计。VHDL 语言的全称为“超高速集成电路硬 件描述语言”（VHSIC Hardware Description Language），于 1982 年正式诞生，VHDL 吸取 了计算机高级语言语法严谨的优点，采用了模块化的设计方法，于 1987 年被国际电气电 子工程协会（International Electrical & Electronic Engineering , IEEE）收纳为标准；文件编 号为 IEEE standard 1076。1993 年，IEEE 对 VHDL 进行了修订，从更高的抽象层次和系 统描述能力上扩展了 VHDL 的内容，公布了新版本的 VHDL，即 IEEE 标准的 1076-1993 版本。 95