7.3VHDL的基本知识 7.3数据对象 3.信号 信号( Signals)代表连线,是电路内部硬件连接的抽象。 作为连线,信号可以是逻辑门的输入或输出,信号也可 以表达存储元件的状态。信号通常在构造体、程序包和 实体中说明。信号说明的格式为 SIGNAL信号名:数据类型[:=设置值]; 例如 SIGNAL clk: bit: =0 定义时钟信号clk的初始值为0 SIGNAL count: BIT VECTOR(3 DOWNTO 0) 定义计数输出信号 count为4位位矢量7.3 VHDL的基本知识 7.3.3 数据对象 3．信号 信号（Signals）代表连线，是电路内部硬件连接的抽象。 作为连线，信号可以是逻辑门的输入或输出，信号也可 以表达存储元件的状态。信号通常在构造体、程序包和 实体中说明。信号说明的格式为 SIGNAL 信号名：数据类型 [：=设置值]； 例如： SIGNAL clk：BIT ：=’0’； --定义时钟信号clk的初始值为0 SIGNAL count：BIT_VECTOR(3 DOWNTO 0)； --定义计数输出信号count为4位位矢量