5.1解读设计191 51.1内部时钟域192 12多周期路径和伪路径193 51.3IO接口的时序要求194 514平衡资源的使用194 52设计优化的基本流程和首次编译195 521设计优化基本流程195 522首次编译的约束和设置196 523查看编译报告198 53资源利用优化200 53.1设计代码优化201 532资源重新分配201 53.3解决互连资源紧张的问题203 534逻辑综合面积优化203 535网表面积优化207 536寄存器打包209 537 QuartusⅡ中的资源优化顾问211 54I/O时序优化211 541执行时序驱动的编译211 542使用IOE中的触发器212 543可编程输入输出延时215 544使用锁相环对时钟移相217 54.5其他IO时序优化方法218 55最高时钟频率优化219 5.5.1设计代码优化219 5.52逻辑综合速度优化225 553布局布线器设置227 554网表优化和物理综合228 55.5使用 LogicLock对局部进行优化233 556位置约束、手动布局和反标注234 557 Quartus中的时序优化顾问235 56使用DSE工具优化设计236 56.1为什么需要DSE236 562什么是DSE,如何使用236 57如何减少编译时间238 58设计优化实例239 59小结242 510问题与思考243 第6章 Altera其他高级工具245 61命令行与Tc脚本245 61.1命令行脚本246 61.2Tel脚本250 61.3使用命令行和Te脚本2545.1 解读设计 191 5.1.1 内部时钟域 192 5.1.2 多周期路径和伪路径 193 5.1.3 I/O 接口的时序要求 194 5.1.4 平衡资源的使用 194 5.2 设计优化的基本流程和首次编译 195 5.2.1 设计优化基本流程 195 5.2.2 首次编译的约束和设置 196 5.2.3 查看编译报告 198 5.3 资源利用优化 200 5.3.1 设计代码优化 201 5.3.2 资源重新分配 201 5.3.3 解决互连资源紧张的问题 203 5.3.4 逻辑综合面积优化 203 5.3.5 网表面积优化 207 5.3.6 寄存器打包 209 5.3.7 Quartus II 中的资源优化顾问 211 5.4 I/O 时序优化 211 5.4.1 执行时序驱动的编译 211 5.4.2 使用 IOE 中的触发器 212 5.4.3 可编程输入输出延时 215 5.4.4 使用锁相环对时钟移相 217 5.4.5 其他 I/O 时序优化方法 218 5.5 最高时钟频率优化 219 5.5.1 设计代码优化 219 5.5.2 逻辑综合速度优化 225 5.5.3 布局布线器设置 227 5.5.4 网表优化和物理综合 228 5.5.5 使用 LogicLock 对局部进行优化 233 5.5.6 位置约束、手动布局和反标注 234 5.5.7 Quartus II 中的时序优化顾问 235 5.6 使用 DSE 工具优化设计 236 5.6.1 为什么需要 DSE 236 5.6.2 什么是 DSE，如何使用 236 5.7 如何减少编译时间 238 5.8 设计优化实例 239 5.9 小结 242 5.10 问题与思考 243 第 6 章 Altera 其他高级工具 245 6.1 命令行与 Tcl 脚本 245 6.1.1 命令行脚本 246 6.1.2 Tcl 脚本 250 6.1.3 使用命令行和 Tcl 脚本 254