数字系统硬件设计概述 VHDL语言设计方法 VHDL是硬件描述语言,是描述硬件电路的功能、信号连接关系、定时关 系的语言。 采用自上而下的设计方法 早期仿真,提高了资源利用率,设计周期短 行为级仿真 RTL级仿真 ÷门级仿真 降低设计难度 主要设计文件是程序,可读性好,文件量小,可移植性好 《总目录)(退出6 数字系统硬件设计概述 VHDL语言设计方法 VHDL 是硬件描述语言，是描述硬件电路的功能、信号连接关系、定时关 系的语言。 ▪采用自上而下的设计方法 ▪早期仿真，提高了资源利用率，设计周期短 ❖行为级仿真 ❖RTL级仿真 ❖门级仿真 ▪降低设计难度 ▪主要设计文件是程序，可读性好，文件量小，可移植性好 > 总目录 退出