用VHDL进行数字系统设 计 《总目录)(退出
1 用VHDL进行数字系统设 计 > 总目录 退出
前言 EDA- Electronic Design Automation(电子设计自动化) VHIC -Very High speed Integrated Circuit HDL- Hardware Description Language O VHDL-VHIC HDL 电子设计自动化的关键技术 用形式化方法描述数字系统的硬件电路。 ·80年代后期美国国防部开发出VHDL,1993年推出修订版 Verilog HDL1993年与C接近 95年以后国内开展这方面工作 《总目录)《退出
2 前言 ⚫ EDA－Electronic Design Automation（电子设计自动化） ⚫ VHIC－Very High speed Integrated Circuit ⚫ HDL- Hardware Description Language ⚫ VHDL-VHIC HDL ⚫ 电子设计自动化的关键技术 用形式化方法描述数字系统的硬件电路。 ⚫ 80年代后期美国国防部开发出VHDL，1993年推出修订版 ⚫ Verilog HDL 1993年 与C接近 ⚫ 95年以后国内开展这方面工作 > 总目录 退出
数字系统硬件设计概述 传统的硬件设计方法 传统的设计方法是自下而上的设计方法 采用通用的元器件 后期进行仿真,浪费大,设计周期长 主要设计文件是电路原理图,可读性差,文件量大 《总目录)《退出
3 数字系统硬件设计概述 传统的硬件设计方法 ▪ 传统的设计方法是自下而上的设计方法 ▪ 采用通用的元器件 ▪ 后期进行仿真，浪费大，设计周期长 ▪ 主要设计文件是电路原理图，可读性差，文件量大 > 总目录 退出
DI8:A D17:A 74LS08 74LS90 Ls374 IMHz D14 d D16:A bIrO CLK 4LS74 74LS90 74LS90 >CLK 求CK0b9 D20 74LS90 74LS374 MRI 74LS08 D12 d CLKI CLKI MR2 D15 74Ls151 6,41S90 74LS90 74LS48 3M1 CLKO CLK 图H-9测量频率电趴>《总目录《退出》
图 11 -9 测量频率电路图 4 2 126 13 12 11 109 15 14 7126 ABCD abcde LT BI/RBO D11 fg RBI ABCD abcde LT BI/RBO D14 fg RBI 13 12 11 109 15 14 345345 569 12 15 16 19 13 12 11 109 15 14 7126 ABCD abcde LT BI/RBO D12 fg RBI 345 13 12 11 109 15 14 7126 ABCD abcde LT BI/RBO D13 fg RBI 345 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D10 111 CLK Q1 Q2 Q3 Q4 Q5 Q6 Q7 D1 D2 D3 D4 D5 D6 D7 OE D0 Q0 1298 11 2569 CLK Q1 Q2 Q3 Q4 Q5 Q6 Q7 D1 D2 D3 D4 D5 D6 D7 OE D0 Q0 12 15 16 19 3478 13 14 17 183478 13 14 17 18 D19 74LS374 74LS48 74LS48 74LS48 74LS48 74LS90 1413 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 9 276 1298 11 1298 11 1413276 1413276 74LS90 74LS90 74LS90 74LS374 D20 12 3 2 C D CLKSDD QQUCC 4 5 UCC 1 6 23 D17:B 74LS08 45 6 D15 74LS151 56 1298 11 74LS90 1298 11 74LS90 1298 11 74LS90 1413276 1298 11 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 7 1298 11 74LS90 1298 11 74LS90 1298 11 74LS90 1413276 1413276 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 5 1413276 143276 1413276 143276 4321 1S 0.1S 10mS 1mS 0.1mS 15 10uS 14 13 12 I1 I2 I3 I4 I5 I6 I7 I0EABC ZZ S0S1S2 11 1097 1 4 1MHz 2 3 Ui D16:A 74LS74 D17:A 74LS08 74LS14 D18:A 图11- 9 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 4 UCC UCC CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 2 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 3 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 1 11 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 8 CLK1 Q1 Q2 Q3 MS2 MR1 MR2 CLK0 MS1 Q0 D 6 > 总目录 退出
日日日日日”日 ←。o 7448 7448 7448 图 A7 4 74Ls168∞4s168 74LS168 74LS168 B5c74s681∞∞74Ls168 阡啊听|啊。 as 74LS A19A)2 ly419c)8 8c61V 定时电路原理图 本 A18 RI 4040 A13 器器A42 74LS244 74Ls244 sH dcd 150k 22p 2道总目录《逼出
5 图 11- 4定时电路原理图 > 总目录 退出
数字系统硬件设计概述 VHDL语言设计方法 VHDL是硬件描述语言,是描述硬件电路的功能、信号连接关系、定时关 系的语言。 采用自上而下的设计方法 早期仿真,提高了资源利用率,设计周期短 行为级仿真 RTL级仿真 ÷门级仿真 降低设计难度 主要设计文件是程序,可读性好,文件量小,可移植性好 《总目录)(退出
6 数字系统硬件设计概述 VHDL语言设计方法 VHDL 是硬件描述语言，是描述硬件电路的功能、信号连接关系、定时关 系的语言。 ▪采用自上而下的设计方法 ▪早期仿真，提高了资源利用率，设计周期短 ❖行为级仿真 ❖RTL级仿真 ❖门级仿真 ▪降低设计难度 ▪主要设计文件是程序，可读性好，文件量小，可移植性好 > 总目录 退出
自上至下设计系统硬件过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 输出门级网表一门级仿真、检查一逻辑综合、优化 《总目录)退出
7 自上至下设计系统硬件过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 输出门级网表 门级仿真、检查 逻辑综合、优化 > 总目录 退出
数字系统硬件设计概述 利用ⅤHDL语言设计电路的优点 设计技术齐全,方法灵活 行为级设计 设计数学模型 RTL级设计 生成电路 结构化设计 生成电路,与原理图设计方法相似 描述功能强 设计电路与工艺无关 "成果易于共享 《总目录)《退出
8 数字系统硬件设计概述 ▪利用VHDL语言设计电路的优点 ▪设计技术齐全，方法灵活 ▪ 行为级设计－－－－设计数学模型 ▪ RTL级设计 －－－－生成电路 ▪ 结构化设计－－－－生成电路，与原理图设计方法相似 ▪描述功能强 ▪设计电路与工艺无关 ▪成果易于共享 > 总目录 退出
数字系统硬件设计概述 VHDL语言描述的范畴 ASc电路设计 局部电路的设计和仿真 系统的硬件、软件的协同设计 《总目录)(退出
9 VHDL 语言描述的范畴 ASIC电路设计 局部电路的设计和仿真 系统的硬件、软件的协同设计 数字系统硬件设计概述 > 总目录 退出
VHDL语言的基本结构 一般的高级语言: 描述算法运算,是控制流,目的是实现过程控制。 VHDL语言: 描述具体的数字系统或数字电路的功能,目的是生成硬件电路 ,采用的主要是并发语言。 《总目录)(退出
10 VHDL语言的基本结构 一般的高级语言： 描述算法运算，是控制流，目的是实现过程控制。 VHDL语言： 描述具体的数字系统或数字电路的功能，目的是生成硬件电路 ，采用的主要是并发语言。 > 总目录 退出
