组合逻辑电路 ※组合电路的分析方法与设计方法 ※常用MSI组合逻辑器件 编码器 数据选择器 数码比较器 数据分配器 加法器 译码器 ※译码器的应用 ※MSI组合逻辑器件的扩展方法 (总目录 退出
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组合电路的分析方法与设计方法 〈1〉分析步骤 给定组合 逻辑电路 输出函数列出真值功能描述评价与改 表达式 表 进 〈2〉设计步骤 设计要求 逻辑抽象 选定器件类 型 画出逻辑电 将函数变换 路 为适当形式 目录(<>(总目录)退出
目录 总目录 退出 〈1〉分析步骤 〈2〉设计步骤 设计要求 逻辑抽象 选定器件类 型 画出逻辑电 路 将函数变换 为适当形式 给定组合 逻辑电路 输出函数 表达式 列出真值 表 功能描述 评价与改 进 组合电路的分析方法与设计方法
逻辑抽象的主要工作 分析事件的因果关系,确定输入变量和输出变量 定义逻辑状态的含义 根据给定的因果关系列出真值表 将逻辑函数变换为适当的形式 使用SSI门电路进行设计时,应将函数式化简为最简 形式,并变换成与器件种类相适应的形式 使用常用MSI组件进行设计时,应将函数式变换成所 用器件函数式相同或类似的形式,并用最少的器件和最 简单的连线构成电路 目录 总目录 退出
目录 总目录 退出 逻辑抽象的主要工作 分析事件的因果关系，确定输入变量和输出变量 定义逻辑状态的含义 根据给定的因果关系列出真值表 将逻辑函数变换为适当的形式 使用SSI门电路进行设计时，应将函数式化简为最简 形式，并变换成与器件种类相适应的形式 使用常用MSI组件进行设计时，应将函数式变换成所 用器件函数式相同或类似的形式，并用最少的器件和最 简单的连线构成电路
常用MS组合逻辑器件 名称符号 功能特点常用器件 编Fm位输入,n位输出 二进制编码器 n 码 m 编码器 二-十进制 器 编码器 →F用n位代码对m个输 入信号进行编码 优先编码器 有n位地址输入 2位数据输入 2选1数选器 DI 1位数据输出 数据选 每次在地址输入控 4选1数选器 择器 制下从2n个数据输 入中选择一路输出 (MUX) 8选1数选器 +Dn An-1 Aol Y=∑miD m为地址量An-1…A0 16选1数选器 对应的最小项 录)(<((总目录)退出
常用MSI组合逻辑器件 名称 符号 功能特点 常用器件 数据选 择器 二进制编码器 二-十进制 编码器 优先编码器 2选1数选器 16选1数选器 8选1数选器 4选1数选器 m位输入,n位输出 用n位代码对m个输 入信号进行编码 有n位地址输入 2 位数据输入 1位数据输出 每次在地址输入控 制下从2 个数据输 入中选择一路输出 mi为地址量An-1 A0 对应的最小项 m ≤ 编 码 器 X1 Xm F1 Fn D0 D1 Y D2 An-1 A0 n -1 技 技 技 技 2 n 编码器 n Y= miDi (MUX) ∑i=0 2 n -1 ...... n 目录 总目录 退出
常用MSI组合逻辑器件 名称 符号 功能特点常用器件 An-1 FABH 定其大小关系 数据分配 n位地址输入 数Y 1位数据输入 器(多路 据 D 2个数据输出 译码器 分配器) 分 将一路输入数据 配Ya 多路分配器 (DEMUX) 按n位地址分送到 2个数据输出端上 目录 总目录 退出
常用MSI组合逻辑器件 名称 符号 功能特点 常用器件 数据分配 器(多路 分配器) 数码比较 器 对两个数位相同 的二进制数进行 数值比较，并判 定其大小关系 四位数码 比较器 译码器 n位地址输入 1位数据输入 2 个数据输出 将一路输入数据 (DEMUX) (COMP) n n 数 据 分 配 按n位地址分送到 2个数据输出端上 D Y0 Y2 n -1 An-1 A0 技 ...... Bn-1 B0 A0 An-1 FA B FA B FA B ...... ...... = 多路分配器 目录 总目录 退出
常用MSI组合逻辑器件 名称 符号功能特点常用器件 输入两个四位二 F4 F3 F2 Fy 进制数 输出两个数相加 四位全加器 加法器 C4全加器Co 之和 算术逻辑单元 BB2BA4AC0.低位进位 C4为高位进位 变量译 n位输入,m位输出 m 对与n位代码的每 二进制译码器 译码器 种组合,m个输出每 十进制译 次仅有一个有效 码器 译码器 使能 ( DECODE)七 D 输入D、C、B、A为B 字段译码 C CD码 8421BCD七 B 字段译 输出ab、c、d、e、 段译码器 f、g为七字段数 A码 g 码管的驱动信号 目录((>(总目录)(退出
名称 符号 功能特点 常用器件 译码器 变 量 译 码 七 字 段 译 码 n位输入,m位输出 对与n位代码的每 输入D C B A为B 二进制译码器 二-十进制译 8421BCD七 段译码器 加法器 输入两个四位二 为低位进位 为高位进位 四位全加器 (DECODE) 全加器 F3 F2 F1 C4 C0 F4 B4 B3B2B1 A4A3A2A1 译码器 ...... ...... An-1 A0 Y0 Y1 Ym-1 七 字 段 译 码 D C B A a b c d e f g C0 C4 进制数 输出两个数相加 之和 、、、 CD码 输出a b c d e f g为七字段数 码管的驱动信号 、 、、、、、 m n m个输出每 使能 Yi=mi=Mi 种组合, 次仅有一个有效 有效: ≤2 码器 算术逻辑单元 常用MSI组合逻辑器件 目录 总目录 退出
译码器的应用 实现存储系统的地址译码 可用作数据分配器或脉冲分配器 可以实现多输出组合逻辑函数 目录(<)()(总目录)退出
译码器的应用 目录 总目录 退出 实现存储系统的地址译码 可用作数据分配器或脉冲分配器 可以实现多输出组合逻辑函数
「例1用少量门电路控制译码器的使能端可以 实现多地址译码。 因3-8译码器使能端EE2AE2B=100时才能工 作,图1(a)电路中,当A7A5A3=111,A6A4=00, A2A1A0从000~11变化时Y0~Y7分别被译中, 所以该电路可以对8根地址输入线(A7~AO)分别在 A8H~AHH状态时进行译码。 同理,图1(b)电路中,当A9A7A6A5=1111 A8=A4=A3=0时,电路可以对8根地址输入线(A7 A0)分别在2EOH~2E7H状态时进行译码。 译码器目录 总目录 退出
[例1] 用少量门电路控制译码器的使能端可以 实现多地址译码。 因3-8译码器使能端E1E2AE2B=100时才能工 作，图1(a)电路中，当A7A5A3=111，A6A4=00， A2A1A0从000∼111变化时 Y0∼Y7分别被译中， 所以该电路可以对8根地址输入线 (A7∼A0)分别在 A8H∼AFH状态时进行译码。 同理，图1(b)电路中，当 A9A7A6A5=1111、 A8=A4=A3=0时，电路可以对8根地址输入线(A7 ∼A0)分别在2E0H∼2E7H状态时进行译码。 译码器 目录 总目录 退出
sV∠V Y1 Y2 2 Yo Y1 Y2 WI0V取 3-8译码器 酱剑妻8-8 A2 A1 Ao E1 E2A E2B Ⅰ.....I0 A2 A1 AO A9 A8A4 A3 & A7A6A5 图1(a) 图1(b 译码器目录 总目录 退出
3-8译码器 Y 0 Y1 Y 2 Y 7 A 2 A1 A 0 E1 E2A E2B Y 0 Y1 Y 2 Y 7 E2A A 2 A1 A 0 A 9 A 8 A 3 ...... ...... A 4 A 7 A 6 A 5 & ≥1 3-8译码器 7 Y 2 Y 1Y 0 Y 2B E 2A E 1E 0 A 1A 2 A 7 Y 2 Y 1Y 0 Y 2A E 4 A 6 A 0 A 1A 2 A 3 A 5 A 7 A & ...... ...... 图1(a) 图1(b) 译码器 目录 总目录 退出
「例2]用3-8译码器构成8路脉冲分配器 解:①CP加在E端在CP=1时译码 电路图: 浪形图: CP1 2L3L4L5L678L9L Yo Y1 Y2 Y3 Y4 Y5 Y6 Y7 AO(QA) 01234567 A2(Qc) 3-8译码器 P 74LS161 Cr Ab C d LD oY23456Y 000 译码器目录)(< 总目录)(退出
3-8译码器 0 1 2 3 4 5 6 7 E2 E1 A0 A1 A2 74LS161 QA QB Qc QD Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Cr A B C D LD 1 0 0 0 1 1 P T CP E3 [例2] 用3-8译码器构成8路脉冲分配器 译码器 目录 总目录 退出 解：① CP加在E1端 在CP=1时译码 电路图： 波形图： CP 1 2 3 4 5 6 7 8 9 10 A0(QA) A1(QB) A2(QC) Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
