46 Verilog hdl硬停描述语言 Chinaopub.com 下载 default nettype net type 例如: default nettype wand 根据此编译指令,所有后续未说明的线网都是wand类型 default newtype编译指令在模块定义外岀现,并且在下一个相冋编译指令或' resetall编译 指令出现前一直有效。 5.11简单示例 下面是图5-7中4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组 情况外),在门实例语句中没有指定实例名 module MUX4x1(2, Do, D1, D2, D3, S0,S1) output 4i input Do, DI, D2, D3,s0,SI and (To, Do, sobar, sibar) (TI, DI, sObar, S1) T2, D2, s0, SIbar (T3,D3,S0,S1), ot (sobar, so) (SIbar,S1) ox(2,T0,T1,2,73,); 图5-74-1多路选择电路 如果或门实例由下列的实例代替呢? or2(2,T0,1,2,73);//非法的ver11ogHD康达式 注意实例名还是Z,并且连接到实例输出的线网也是Z。这种情况在 Verilog hdl中是不允 许的。在同一模块中,实例名不能与线网名相同。 5.122-4解码器举例 图5-8中显示的2-4解码器电路的门级描述如下: module DEC2 X4 (A, B, Enable, z) input A, B, Enable output [0: 3]27 not#(1,2) 0(Abar,A) vI(Bbar, B)i nand#(4,3) No (2[3], Enable, A, B N1(Z[O], Enable, Abar, Bbar N2(2[l], Enable, Abar,B N3 (Z[2, Enable, A bbar,` d e f a u l t _ n e t t y p e n e t _ t y p e 例如： `default_nettype wand 根据此编译指令，所有后续未说明的线网都是 w a n d类型。 ` d e f a u l t _ n e t t y p e编译指令在模块定义外出现，并且在下一个相同编译指令或 ` re s e t a l l编译 指令出现前一直有效。 5.11 简单示例 下面是图5 - 7中4 - 1多路选择电路的门级描述。注意因为实例名是可选的 (除用于实例数组 情况外)，在门实例语句中没有指定实例名。 m o d u l e M U X 4 x 1 (Z , D 0 , D 1 , D 2 , D 3 , S 0 , S 1) ; o u t p u t Z; i n p u t D 0 , D 1 , D 2 , D 3 , S 0 , S 1; a n d (T 0 , D 0 , S 0 b a r , S 1 b a r) , (T 1 , D 1 , S 0 b a r , S 1) , (T 2 , D 2 , S 0 , S 1 b a r) , (T 3 , D 3 , S 0 , S 1) , n o t (S 0 b a r , S 0) , (S 1 b a r , S 1) ; o r (Z , T 0 , T 1 , T 2 , T 3 ,) ; e n d m o d u l e 如果或门实例由下列的实例代替呢 ? o r Z (Z , T 0 , T 1 , T 2 , T 3); //非法的Verilog HDL表达式。 注意实例名还是Z，并且连接到实例输出的线网也是 Z。这种情况在Verilog HDL中是不允 许的。在同一模块中，实例名不能与线网名相同。 5.12 2-4解码器举例 图5 - 8中显示的2 - 4解码器电路的门级描述如下： m o d u l e D E C 2×4 (A , B , E n a b l e , Z) ; i n p u t A , B , E n a b l e; o u t p u t [0:3] Z ; w i r e Abar, Bbar; n o t # ( 1 , 2 ) V 0 (A b a r , A) , V 1(Bbar, B) ; n a n d # (4,3) N 0 (Z[3], Enable, A,B) , N 1 (Z[0], Enable, Abar,Bbar) , N 2 (Z[1], Enable, Abar,B) , N 3 (Z[2], Enable, A,Bbar) , e n d m o d u l e 46 Verilog HDL 硬件描述语言 下载 图5-7 4-1多路选择电路