第章门电平型化45 下载 所有时延均为6,即上升时延和下降时延都是6。因为输出决不会是高阻态,截止时延不 适用于与非门。转换到x的时延也是6 and #(3, 5)( Out, Inl, In2, In3 在这个实例中,上升时延被定义为3,下降时延为5,转换到x的时延是3和5中间的最小值,即 3。在下面的实例中 notifl #(2,8, 6)( Dout, Dinl, Dinpi 上升时延为2,下降时延为8,截止时延为6,转换到x的时延是2、8和6中的最小值,即2。 对多输入门(例如与门和非门)和多输出门(缓冲门和非门)总共只能够定义2个时延 因为输出决不会是z)。三态门共有3个时延,并且上拉、下拉电阻实例门不能有任何时 min: typ: max时延形式 门延迟也可采用min:typ:max形式定义。形式如下 minimum: typical: max imum 最小值、典型值和最大值必须是常数表达式。下面是在实例中使用这种形式的实例 nand#(2:3:4,5:6:7)Rou 选择使用哪种时延通常作为模拟运行中的一个选项。例如,如果执行最大时延模拟,与 非门单元使用上升时延4和下降时延7。 程序块也能够定义门时延。程序块的定义和说明在第10章中讨论。 59实例数组 当需要重复性的实例时,在实例描述语句中能够有选择地定义范围说明(范围说明也能够 模块实例语句中使用)。这种情况的门描述语句的语法如下 gate type [delay]ins tance name lef bound: righ bound] list of terminal names leftbound和 lightbound值是任意的两个常量表达式。左界不必大于右界,并且左、右界两 者都不必限定为0。示例如下。 wire [3: 0] Out, InA, Ing nand Gang [3:01( Out, InA, InB 带有范围说明的实例语句与下述语句等价: Gang3 (Out[3], InA[3], InB[3]) Gang2 (Out[2], InA[2], InB [2]) GangI(Out[l], InA[l], InB[1]) Gango (Out[o], InA[O], InB[O]); 注意定义实例数组时,实例名称是不可选的 5.10隐式线网 如果在 Verilog HDl模型中一个线网没有被特别说明,那么它被缺省声明为1位线网。但 是 default newtype编译指令能够用于取代缺省线网类型。编译指令格式如下所有时延均为 6，即上升时延和下降时延都是 6。因为输出决不会是高阻态，截止时延不 适用于与非门。转换到x的时延也是6。 a n d #(3,5) (Out, In1, In2, In3) ; 在这个实例中，上升时延被定义为 3，下降时延为5，转换到x的时延是3和5中间的最小值，即 3。在下面的实例中， n o t i f 1 #(2,8,6) ( Dout, Din1, Din2) ; 上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。 对多输入门（例如与门和非门）和多输出门 (缓冲门和非门 )总共只能够定义 2个时延 (因为输出决不会是 z)。三态门共有 3个时延，并且上拉、下拉电阻实例门不能有任何时 延。 min:typ:max时延形式 门延迟也可采用m i n : t y p : m a x形式定义。形式如下： minimum: typical: maximum 最小值、典型值和最大值必须是常数表达式。下面是在实例中使用这种形式的实例。 n a n d #(2:3:4, 5:6:7) (Pout, Pin1, Pin2) ; 选择使用哪种时延通常作为模拟运行中的一个选项。例如，如果执行最大时延模拟，与 非门单元使用上升时延4和下降时延7。 程序块也能够定义门时延。程序块的定义和说明在第 1 0章中讨论。 5.9 实例数组 当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明 (范围说明也能够 在模块实例语句中使用)。这种情况的门描述语句的语法如下： g a t e _ t y p e [d e l a y]instance_name [l e f t b o u n d : r i g h t b o u n d] (l i s t _ o f _ t e r m i n a l _ n a m e s) ; l e f t b o u n d和r i g h t b o u n d值是任意的两个常量表达式。左界不必大于右界，并且左、右界两 者都不必限定为0。示例如下。 w i r e [3:0] Out, InA, InB; . . . n a n d G a n g [3:0] (Out, InA, InB) ; 带有范围说明的实例语句与下述语句等价： n a n d Gang3 (O u t[3], I n A[3], I n B[ 3 ] ) , G a n g 2 (O u t[2], I n A[2], I n B[ 2 ] ) , G a n g 1 (O u t[ 1 ] , I n A[1], I n B[ 1 ] ) , Gang0 (O u t[0], I n A[ 0 ] , I n B[ 0 ] ) ; 注意定义实例数组时，实例名称是不可选的。 5.10 隐式线网 如果在Verilog HDL模型中一个线网没有被特别说明，那么它被缺省声明为 1位线网。但 是` d e f a u l t _ n e t t y p e编译指令能够用于取代缺省线网类型。编译指令格式如下： 第5章 门电平模型化 45 下载