44 Verilog hdl硬停述语言 China-pub coM 下载 57双向开关 双向开关有: tran rtran tranifo rtranifo tranifl rtranifl 这些开关是双向的,即数据可以双向流动,并且当数据在开关中传播时没有延时。后4个 开关能够通过设置合适的控制信号来关闭。tran和 rtran开关不能被关闭。 tran或 rtran(ran的高阻态版本)开关实例语句的语法如下: (r)tran [instance name](signalA, signaL 端口表只有两个端口,并且无条件地双向流动,即从 Signal4向 Signal,反之亦然 其它双向开关的实例语句的语法如下: gate type[instance name] (signaIA, signal, ContrpRlc 前两个端口是双向端口,即数据从 SignalA流向 SignalS,反之亦然。第三个端口是控 制信号。如果对 tranit0和 trani0, Controlc是1:对 trani1和 tranit1, Controlc是0:那么 禁止双向数据流动。对于 rtran、 tranit和 rtranifl,当信号通过开关传输时,信号强度减 弱 5.8门时延 可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例 语句中定义。带有时延定义的门实例语句的语法如下: gate type [delay] [instance name](terminal list)i 时延规定了门时延,即从门的任意输入到输出的传输时延。当没有强调门时延时,缺省 的时延值为0。 门时延由三类时延值组成 1)上升时延 2)下降时延 3)截止时延 门时延定义可以包含0个、1个、2个或3个时延值。下表为不同个数时延值说明条件下, 各种具体的时延取值情形。 无时延 个时延(d) 2个时延(d1,d2) 3个时延(dA,dB,dC) 上升 下降 min①(d1,d2) (dA, dB ①min是 minimun的缩写词 注意转换到x的时延(tox)不但被显式地定义,还可以通过其它定义的值决定 下面是一些具体实例。注意 Verilog hdl模型中的所有时延都以单位时间表示。单位时间 与实际时间的关联可以通过 timescale编译器指令实现。在下面的实例中 ot Ni(obar, o) 因为没有定义时延,门时延为0。下面的门实例中, nand #6( Out, InI5.7 双向开关 双向开关有： tran rtran tranif0 rtranif0 tranif1 rtranif1 这些开关是双向的，即数据可以双向流动，并且当数据在开关中传播时没有延时。后 4个 开关能够通过设置合适的控制信号来关闭。 t r a n和r t r a n开关不能被关闭。 t r a n或r t r a n ( t r a n 的高阻态版本)开关实例语句的语法如下： ( r ) t r a n [i n s t a n c e _ n a m e] (SignalA, SignalB) ; 端口表只有两个端口，并且无条件地双向流动，即从 S i g n a l A向S i g n a l B，反之亦然。 其它双向开关的实例语句的语法如下： g a t e _ t y p e[i n s t a n c e _ n a m e] (SignalA, SignalB, ControlC ) ; 前两个端口是双向端口，即数据从 S i g n a l A流向S i g n a l B，反之亦然。第三个端口是控 制信号。如果对 t r a n i f 0和t r a n i f 0，C o n t ro l C是1；对t r a n i f 1和r t r a n i f 1，C o n t ro lC是0；那么 禁止双向数据流动。对于 r t r a n、r t r a n i f 0和r t r a n i f 1，当信号通过开关传输时，信号强度减 弱。 5.8 门时延 可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例 语句中定义。带有时延定义的门实例语句的语法如下： gate_type [d e l a y] [i n s t a n c e _ n a m e] (t e r m i n a l _ l i s t) ; 时延规定了门时延，即从门的任意输入到输出的传输时延。当没有强调门时延时，缺省 的时延值为0。 门时延由三类时延值组成： 1) 上升时延 2) 下降时延 3) 截止时延 门时延定义可以包含 0个、1个、2个或3个时延值。下表为不同个数时延值说明条件下， 各种具体的时延取值情形。 无时延 1个时延( d ) 2个时延(d1, d2) 3个时延 (dA, dB, dC) 上升 0 d d 1 d A 下降 0 d d 2 d B t o _ x 0 d m i n① (d1, d2) min (dA, dB, dC) 截止 0 d min (d1, d2) d C ① m i n 是m i n i m u m 的缩写词。 注意转换到x的时延( t o _ x )不但被显式地定义，还可以通过其它定义的值决定。 下面是一些具体实例。注意 Verilog HDL模型中的所有时延都以单位时间表示。单位时间 与实际时间的关联可以通过 ` t i m e s c a l e编译器指令实现。在下面的实例中 , n o t N 1 (Qbar, Q) ; 因为没有定义时延，门时延为 0。下面的门实例中， n a n d #6 (Out, In1, In2) ; 44 Verilog HDL 硬件描述语言 下载