访存结构相关 ·假设单存储器，则单周期内并发取指与读写数据存 在冲突 C2 C4 C5 C6 C7 C8 Data Lines Control Lines ALU Address Lines LOAD 正 REG 正 REG M Do Do : P 指令1 ALU A正 REG REG Da-l Dol M M 0 Ao Ao m e 0 ALU A 指令 正 REG E REG M r Am-1 Am-1 y r 指令3 ALU 正 REG 正 REG RW M xI Clock Clock llxx@ustc.edu.cn 7llxx@ustc.edu.cn 7 访存结构相关 • 假设单存储器，则单周期内并发取指与读写数据存 在冲突