tecture beh of kshfreg2 is qi: std logic vector(7 downto O); process(clk, clr) if cIr'I'then qi<=others=>0) elsif (clk' event and clk='I)then if ld='I' then qi<=d elsif dir=o' then qi<= qi(6 downto 0)& dr qi<=dl qi(7 downto 1); end if end it end process 对于上述程序进行适当改动,可以构成各种类型的功能器件。 移位寄存器的应用 利用串行输入并行输出,可以形成串并转换接口,接收 串行通信线路送来的信息;利用并行输入串行输出,可以形 成并串转换接口,将系统信息通过串行方式发送出去;串行 输入/串行输出可以作为延迟器,实现信号的延迟 在右移模式下,将内部信号d(⑦)赋值给d(0),就构成环 行计数器,在每个时钟周期,内部寄存数据循环右移1位; 同样可以设计循环左移的寄存器:循环移位寄存器的状态输 出可以构成简单的序列信号发生器或顺序脉冲发生器,在时architecture beh of kshfreg2 is signal qi:std_logic_vector(7 downto 0); begin process(clk,clr) begin if clr='1' then qi<=(others=>'0'); elsif (clk'event and clk='1') then if ld='1' then qi<=d; elsif dir='0' then qi<= qi(6 downto 0) & dr; else qi<=dl & qi(7 downto 1); end if; end if; q<=qi; end process; end beh; 对于上述程序进行适当改动，可以构成各种类型的功能器件。 移位寄存器的应用 利用串行输入并行输出，可以形成串-并转换接口，接收 串行通信线路送来的信息；利用并行输入串行输出，可以形 成并-串转换接口，将系统信息通过串行方式发送出去；串行 输入/串行输出可以作为延迟器，实现信号的延迟； 在右移模式下，将内部信号 di(7)赋值给 di(0)，就构成环 行计数器，在每个时钟周期，内部寄存数据循环右移 1 位； 同样可以设计循环左移的寄存器；循环移位寄存器的状态输 出可以构成简单的序列信号发生器或顺序脉冲发生器，在时