if(clk'event and clk='1 )then go<=d; ql<=q0; q2<=q1; y<=q2 nd if: end 利用连接运算符号&,也可以将上述程序改为如下形式 architecture beh of kshfregl is signal q: std logic vector(0 to 2) proc if(clk 'event and clk='1 )then &q(0tol)y<=q(2) end it end process; end beh. 例2典型的8位移位寄存器 功能要求:可实现异步复位、同步置数(并行输入)状态输 出(并行输出)、串入串出的左右移控制; library iee use ieee std logic 1164. all; entity kshfreg2 is port( clk, dr, dI: in std logic dir clr.ld: in std logic ector(7 downto 0) q: out std logic vector(7 do end kshfreg 2begin process(clk) begin if (clk'event and clk='1') then q0<=d; q1<=q0; q2<=q1; y<=q2; end if; end process; end beh; 利用连接运算符号&，也可以将上述程序改为如下形式： architecture beh of kshfreg1 is signal q:std_logic_vector(0 to 2); begin process(clk) begin if (clk'event and clk='1') then q<=d & q(0 to 1); y<=q(2); end if; end process; end beh; 例2 典型的 8 位移位寄存器 功能要求：可实现异步复位、同步置数（并行输入）、状态输 出（并行输出）、串入串出的左/右移控制； library ieee; use ieee.std_logic_1164.all; entity kshfreg2 is port ( clk,dr,dl: in std_logic; dir,clr,ld: in std_logic; d:in std_logic_vector(7 downto 0); q:out std_logic_vector(7 downto 0)); end kshfreg2;