位时间对输入信号(clk)进行计数,则可以得到单位时间内 信号周期数,这正是数字频率计的基本设计思想 若考虑输入信号和输出信号的频率关系,则计数器本身 就是分频器,对于二进制计数器,各状态输出端分别输出对 应输入信号的2分频,如2分频、4分频、8分频等; 在实际数字电路中,通常用晶体振荡器为电路提供外部 参考时钟,该时钟频率极高,由于对于计数器模的设置可以 得到输入信号的任意整数分频,降低时钟频率,因而计数器 可以用于设计频率发生器(时钟信号发生器),为内部不同器 件提供不同的时钟信号 将计数器与二进制译码器结合,可构成顺序脉冲发生器 计数器与数据选择器结合,可构成序列信号发生器: Shift-Register移位寄存器 移位寄存器可以寄存n位二进制数(可以将其视为串行 排列的数组),在每个时钟周期,内部寄存数据移动1位(向 右或向左),同时有1位数据移入或移出 利用进程中简单的代入语句可以很方便地设计移位寄存 例1简单的4位右移移位寄存器; 功能要求:串行输入、串行输出 library iee use ieee std logic 1164. all; entity kshfregl is port( clk, d: in std logic; y: out std logic) nd kshfregl architecture beh of kshfregl is signal q0, q1, 2: std logic位时间对输入信号（clk）进行计数，则可以得到单位时间内 信号周期数，这正是数字频率计的基本设计思想； 若考虑输入信号和输出信号的频率关系，则计数器本身 就是分频器，对于二进制计数器，各状态输出端分别输出对 应输入信号的 2n 分频，如 2 分频、4 分频、8 分频等； 在实际数字电路中，通常用晶体振荡器为电路提供外部 参考时钟，该时钟频率极高，由于对于计数器模的设置可以 得到输入信号的任意整数分频，降低时钟频率，因而计数器 可以用于设计频率发生器（时钟信号发生器），为内部不同器 件提供不同的时钟信号； 将计数器与二进制译码器结合，可构成顺序脉冲发生器； 将计数器与数据选择器结合，可构成序列信号发生器； Shift-Register 移位寄存器 移位寄存器可以寄存 n 位二进制数（可以将其视为串行 排列的数组），在每个时钟周期，内部寄存数据移动 1 位（向 右或向左），同时有 1 位数据移入或移出； 利用进程中简单的代入语句可以很方便地设计移位寄存 器； 例 1 简单的 4 位右移移位寄存器； 功能要求：串行输入、串行输出 library ieee; use ieee.std_logic_1164.all; entity kshfreg1 is port ( clk,d: in std_logic; y:out std_logic); end kshfreg1; architecture beh of kshfreg1 is signal q0,q1,q2:std_logic;