nd kcount16 architecture str of kcount16 is component k74 163 port( clk, clrl, ldl, enp, ent: in std logic; d in unsigned(3 downto 0) g out unsigned (3 downto O) rco: out std logic); signal co0, col, co2: Std logic, ul: k74163 port map (clk, clrl, ldl, en, en, d(3 downto 0),q(3 downto 0), co0); 2: k74163 port map (clk, clrl, ldl, co0, coo, d (7 downto 4), q(7 downto 4), col) u3: k74 163 port map (clk,clrl, ldl, col, col, d(ll downto 8), q(1l downto 8),co2) u4: k74163 port map (clk,clrl, ldl, co2, co2, d(15 downto 12), q(15 downto 12), rco); end 该计数器同样具有同步复位、同步置数等功能; 计数器的应用 作为时序电路的重要功能器件,计数器可以构成许多特 定的功能部件; 将时钟输入信号作为时间信号,则输入与输出之间可以 保持一种时间关系,利用这种关系,可以将计数器设计为定 时器,在电路中,每隔几个时钟周期就给出一个输出脉冲, 可用于规范电路中各功能块的执行时间(例如串-并数据转换 电路) 若将输入时钟信号设定为标准时间单位(例如ms、s)等 将计数器的模设置为满足相应的时间进位关系,则可以设 出各类计时工具,如电子秒表、电子钟等 采用模足够大的计数器,通过控制其使能端,使其在单end kcount16; architecture str of kcount16 is component k74163 port ( clk,clrl,ldl,enp,ent: in std_logic; d: in unsigned (3 downto 0); q: out unsigned (3 downto 0); rco:out std_logic); end component; signal co0,co1,co2:std_logic; begin u1: k74163 port map (clk,clrl,ldl,en,en,d(3 downto 0),q(3 downto 0),co0); u2: k74163 port map (clk,clrl,ldl,co0,co0,d(7 downto 4),q(7 downto 4),co1); u3: k74163 port map (clk,clrl,ldl,co1,co1,d(11 downto 8),q(11 downto 8),co2); u4: k74163 port map (clk,clrl,ldl,co2,co2,d(15 downto 12),q(15 downto 12),rco); end str; 该计数器同样具有同步复位、同步置数等功能； 计数器的应用 作为时序电路的重要功能器件，计数器可以构成许多特 定的功能部件； 将时钟输入信号作为时间信号，则输入与输出之间可以 保持一种时间关系，利用这种关系，可以将计数器设计为定 时器，在电路中，每隔几个时钟周期就给出一个输出脉冲， 可用于规范电路中各功能块的执行时间（例如串-并数据转换 电路）； 若将输入时钟信号设定为标准时间单位（例如 ms、s）等， 将计数器的模设置为满足相应的时间进位关系，则可以设计 出各类计时工具，如电子秒表、电子钟等； 采用模足够大的计数器，通过控制其使能端，使其在单