esTc 设计中 Verilog与VHDL的比较(续) Verilog HDL的编程风格比ⅥHDL更加简 洁明了、高效便捷。如果单纯从描述结 构上考察,两者的代码之比约为1:3。 Verilog HDL也于1995年实现了标准化 (EEE1364)。目前市场上所有的 EDA工具都支持这两种语言。而在AS|C 设计领域, Verilog HDL占有明显优势设计中心 Verilog 与VHDL的比较（续） • Verilog HDL的编程风格比VHDL更加简 洁明了、高效便捷。如果单纯从描述结 构上考察，两者的代码之比约为1:3。 • Verilog HDL也于1995年实现了标准化 （IEEE-1364）。目前市场上所有的 EDA工具都支持这两种语言。而在ASIC 设计领域， Verilog HDL占有明显优势