esTc 设计中 Verilog与VHDL的比较 从推出过程来看,VHDL偏重于标准化的 考虑,而 erilog HDL与EDA工具的结合 更为紧密。 √VHDL是国际上第一个标准化的HDL语言 (1987年EEE-1076),是为了实现美国国 防部VHS|C计划推出的 v Verilog HDL则是在EDA供应商 Cadence扶持 下针对EDA工具开发的HDL语言。设计中心 Verilog 与VHDL的比较 • 从推出过程来看，VHDL偏重于标准化的 考虑，而Verilog HDL与EDA工具的结合 更为紧密。 9VHDL是国际上第一个标准化的HDL语言 （1987年IEEE-1076），是为了实现美国国 防部VHSIC计划推出的 9Verilog HDL则是在EDA供应商Cadence扶持 下针对EDA工具开发的HDL语言