第1拿1SE系统简介 XILINX 是一种根据地址读、写数据的存储单元：而CAM和RAM恰恰相反，它返回 的是与端口数据相匹配的内部地址。CAM的应用也非常广泛，比如在路由器 中的地址交换表等。FFO即先进先出存储队列。FPGA 内部实现RAM ROM、CAM和FIFO等存储结构都可以基于嵌入式块RAM单元，并根据雪 求生成相应的粘合逻辑(Glu心Logic)以完成地址和片选等控制逻辑。 不同器件商或不同器件族的内嵌块RAM的结构不同，Xilinx常见的块 RAM大小是4Kbit和I8Kbit两种结构，Lattice常用的块RAM大小是9Kbit 些高端器件内部同时 有3种 RAM结构 M4KRAM(4Kbit)和M RAM(512Kbit)。 需要补充一点的是：除了块RAM以外，Xilinx和Lattice FPGA还可以灵 活的将LUT配置成RAM.ROM,FIFO等存储结构，这种技术被称为分布式 RAM(Distributed RAM)。分布式RAM适用于多块小容量RAM的设计。 根据设计需求，块RAM的数量和配置方式也是唇件选型的一个重要标 (4)丰富的布线资源 布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连 线上的驱动能力和传输速度。FPGA内部有着非常丰富的布线资源，这些布 线咨源授据工艺、长度、宽度和分布位置的不间而划分为不间的等级，有 些是全局性的专用布线资源，用以完成器件内部的全局时钟和全局复位/置位 的布线 些叫做长线资源，用以完成器件Bank 的 些高速信号和 第二全局时钟信号的布线：还要一些叫做短线资源，用以完成基本逻辑单列 之间的逻辑互联与布线；另外在基本逻辑单元内即还有着各式各样的布线资 源和专用时钟、复位等控制信号线， 设计者通常不需要直接选择布线资源，实现过程中一般是由布局布线器 自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所 用的底层单元模块，所以设计者通常忽路布线资源。其实布线资源的使用看 设计的实现结果有直接关系。例如本书第4章第3节就介绍了全局时钟资源 和第二全局时钟资源的一些使用事项。在本书的第5意中，很多时序约束国 性就是通过调整布线资源以使设计的布局布线结果达到所雷的时序性能。 (⑤)底层嵌入功能单元 这个概念比较笼统，这里我们指的是那些通用程度较高的入式功能横 块。比如PLL(Phase Locked Loop)、DLL(Delay Locked Loop)、DSP和CPU 等。随着FPGA的发展，这些模块被越来越多地嵌入到FPGA的内部，以满足 不同场合的需求。 目前大多数FPGA厂商都在FPGA内部焦成了硬的DLL.(Delav-Locke Loop)或者PLL(Phase-.Locked】 00p) ,用以完成时钟的高精度 低抖动的信 频、分频、占空比调整、移相等功能。目前高端FPGA产品集成的DLL PLL资源越未越丰富，功能越来越复杂，精度越来越高（一般在100ps的数量 级)，Xilinx芯片主要集成的是DLL,Altera芯片集成的是PLL,Lattice的新 第 1 章 ISE 系统简介 4 是一种根据地址读、写数据的存储单元；而 CAM 和 RAM 恰恰相反，它返回 的是与端口数据相匹配的内部地址。CAM 的应用也非常广泛，比如在路由器 中的地址交换表等。FIFO 即先进先出存储队列。FPGA 内部实现 RAM、 ROM、CAM 和 FIFO 等存储结构都可以基于嵌入式块 RAM 单元，并根据需 求生成相应的粘合逻辑（Glue Logic）以完成地址和片选等控制逻辑。 不同器件商或不同器件族的内嵌块 RAM 的结构不同，Xilinx 常见的块 RAM 大小是 4Kbit 和 18Kbit 两种结构，Lattice 常用的块 RAM 大小是 9Kbit， Altera 的块 RAM 最为灵活，一些高端器件内部同时含有 3 种块 RAM 结构， 分别是 M512 RAM（512bit），M4K RAM（4Kbit）和 M-RAM（512Kbit）。 需要补充一点的是：除了块 RAM 以外，Xilinx 和 Lattice FPGA 还可以灵 活的将 LUT 配置成 RAM、ROM、FIFO 等存储结构，这种技术被称为分布式 RAM（Distributed RAM）。分布式 RAM 适用于多块小容量 RAM 的设计。 根据设计需求，块 RAM 的数量和配置方式也是器件选型的一个重要标 准。 (4) 丰富的布线资源 布线资源连通 FPGA 内部所有单元，连线的长度和工艺决定着信号在连 线上的驱动能力和传输速度。FPGA 内部有着非常丰富的布线资源，这些布 线资源根据工艺、长度、宽度和分布位置的不同而划分为不同的等级，有一 些是全局性的专用布线资源，用以完成器件内部的全局时钟和全局复位/置位 的布线；一些叫做长线资源，用以完成器件 Bank 间的一些高速信号和一些 第二全局时钟信号的布线；还要一些叫做短线资源，用以完成基本逻辑单元 之间的逻辑互联与布线；另外在基本逻辑单元内部还有着各式各样的布线资 源和专用时钟、复位等控制信号线。 设计者通常不需要直接选择布线资源，实现过程中一般是由布局布线器 自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所 用的底层单元模块，所以设计者通常忽略布线资源。其实布线资源的使用和 设计的实现结果有直接关系。例如本书第 4 章第 3 节就介绍了全局时钟资源 和第二全局时钟资源的一些使用事项。在本书的第 5 章中，很多时序约束属 性就是通过调整布线资源以使设计的布局布线结果达到所需的时序性能。 (5) 底层嵌入功能单元 这个概念比较笼统，这里我们指的是那些通用程度较高的嵌入式功能模 块。比如 PLL（Phase Locked Loop）、DLL（Delay Locked Loop）、DSP 和 CPU 等。随着 FPGA 的发展，这些模块被越来越多地嵌入到 FPGA 的内部，以满足 不同场合的需求。 目前大多数 FPGA 厂商都在 FPGA 内部集成了硬的 DLL（Delay-Locked Loop）或者 PLL（Phase-Locked Loop），用以完成时钟的高精度、低抖动的倍 频、分频、占空比调整、移相等功能。目前高端 FPGA 产品集成的 DLL 和 PLL 资源越来越丰富，功能越来越复杂，精度越来越高（一般在 100 ps 的数量 级）。Xilinx 芯片主要集成的是 DLL，Altera 芯片集成的是 PLL，Lattice 的新