XILINX FPGA/CPL.D简介 型FPGA同时集成了PLL与DLL以适应不同的需求。Xilinx芯片DLL的模块 名称为 CLKDLL 在高端FPGA中，CLKDLL的增强型模块为DCM(Digita Clock Manager,数字时钟管理模块)。Altera芯片的PLL模块也分为增强型 PLL(Enhanced PLL)和高速PLL(Fast PLL)等。这些时钟模块的生成和配 置方法一般分为两种，一种是在HDL代码和原理图中直接实例化，另一种方 法是在P核生成器中配置相关念数，自动生成P。XiX的P核生成器叫做 Core Get erator. 另外在Xilinx ISE6x版本中通过Architectu Wizard生成 DCM模 。Altera的P核生成器叫做Mega Wizard。.Lattice的IP核生成器 称为Module/IP Manager.。另外可以通过在综合，实现步骤的约束文件中编写 约束属性完成时钟模块的约束。 越来越多的高端FPGA产品将包含DSP或CPU等软处理核，从而FPGA 将由传统的硬件设计手段逐步过请为系统级设计工具。例如Xi的VtexⅡ 和VirtexⅡPro系列FPGA内部集成了Power ,PC450的CPU Cor MicroBlaze RISC处理器Core;而Altera的Stratix、Stratix GX atⅡ等 件族内部集成了DSP Core:Lattice的ECP系列FPGA内部集成了系统DSP Cor心模块。这些CPU或DSP处理模块的硬件主要由一些加、乘，快速进位 链，Pipelining和Mu取等结构组成，加上用逻辑资源和块RAM实现的软核部 分，就组成了功能强大的软计算中心。这种CPU或DSP比较适合实现FR 茨器 骗码解码和FFT(快速傅立叶变换)等运算。 FPGA 内部嵌入 PU或 DSP等处理器，使FPGA在一定程度上具备了实现软硬件联合系统的能力， FPGA正逐步称为SOC(System On Chip)的高效设计平台。Xilinx的SOC设 计工具是EDK和Platform Studio,在ISE6.x中已经集成了EDK和Monta Vista 、Wind River VxWorks,QNX Neutrino等常用设计软件的接口。 内嵌专用 硬核 内嵌专用硬核是相对于前文所述“底层嵌入单元”而言的，它主要指那些 通用性相对较差，不为大多数FPGA器件所包含的硬核(Hard Core)。我们称 FPGA和CPLD为通用逻辑器件，是区分于专用集成电路(ASIC)而言的。共 实PGA内部也有两个阵营：一方面是通用性较强，目标市场范围很广，价格 话中的FPGA:另一方面是针对性较强，目标市场明确，价格较高的FPGA ,后者主要指某些高端通信市场的可编 口标准 ,很多高端 FPGA集咸了SERDES(串并收发器)等专用Hard Core。例如Xilinx的Virtex ⅡPro内部集成了3.125 G SERDES,支持Rocket IO标准；Altera的对应器件族 为Stratix GX:Lattice器件的专用Hard Core的比重更大，有两粪器件族支持 SERDES功能，分别是Lattice高端SC系列FPGA和现场可编程系统芯片 (FPSC Field Programmable System Chip) 需要补充的是目前Xilinx和 Lattice都已经推出内嵌I0 Gbps SERDES模块的系统级可编程逻辑器件。 CPLD在工艺和结构上都与FPGA有一定的区别，如前面介绍，FPGA一般都是SRAM 工艺的，如Xilinx、.Altera和Lattice的系列FPGA器件，其基本结构都是基于查找表加寄存 5FPGA/CPLD 简介 5 型 FPGA 同时集成了 PLL 与 DLL 以适应不同的需求。Xilinx 芯片 DLL 的模块 名称为 CLKDLL，在高端 FPGA 中，CLKDLL 的增强型模块为 DCM（Digital Clock Manager，数字时钟管理模块）。Altera 芯片的 PLL 模块也分为增强型 PLL（Enhanced PLL）和高速 PLL（Fast PLL）等。这些时钟模块的生成和配 置方法一般分为两种，一种是在 HDL 代码和原理图中直接实例化，另一种方 法是在 IP 核生成器中配置相关参数，自动生成 IP。Xilinx 的 IP 核生成器叫做 Core Generator，另外在 Xilinx ISE 6.x 版本中通过 Architecture Wizard 生成 DCM 模块。Altera 的 IP 核生成器叫做 Mega Wizard。Lattice 的 IP 核生成器被 称为 Module/IP Manager。另外可以通过在综合、实现步骤的约束文件中编写 约束属性完成时钟模块的约束。 越来越多的高端 FPGA 产品将包含 DSP 或 CPU 等软处理核，从而 FPGA 将由传统的硬件设计手段逐步过渡为系统级设计工具。例如 Xilinx 的 Virtex II 和 Virtex II Pro 系列 FPGA 内部集成了 Power PC 450 的 CPU Core 和 MicroBlaze RISC 处理器 Core；而 Altera 的 Stratix、Stratix GX 和 Stratix II 等器 件族内部集成了 DSP Core；Lattice 的 ECP 系列 FPGA 内部集成了系统 DSP Core 模块。这些 CPU 或 DSP 处理模块的硬件主要由一些加、乘、快速进位 链、Pipelining 和 Mux 等结构组成，加上用逻辑资源和块 RAM 实现的软核部 分，就组成了功能强大的软计算中心。这种 CPU 或 DSP 比较适合实现 FIR 滤 波器、编码解码和 FFT（快速傅立叶变换）等运算。FPGA 内部嵌入 CPU 或 DSP 等处理器，使 FPGA 在一定程度上具备了实现软硬件联合系统的能力， FPGA 正逐步称为 SOC（System On Chip）的高效设计平台。Xilinx 的 SOC 设 计工具是 EDK 和 Platform Studio，在 ISE 6.x 中已经集成了 EDK 和 MontaVista Linux、Wind River VxWorks、QNX Neutrino 等常用设计软件的接口。 (6) 内嵌专用硬核 内嵌专用硬核是相对于前文所述“底层嵌入单元”而言的，它主要指那些 通用性相对较差，不为大多数 FPGA 器件所包含的硬核（Hard Core）。我们称 FPGA 和 CPLD 为通用逻辑器件，是区分于专用集成电路（ASIC）而言的。其 实 FPGA 内部也有两个阵营：一方面是通用性较强，目标市场范围很广，价格 适中的 FPGA；另一方面是针对性较强，目标市场明确，价格较高的 FPGA。 前者主要指低成本（Low Cost）FPGA，后者主要指某些高端通信市场的可编 程逻辑器件。为了提高 FPGA 性能，适用高速通信总线与接口标准，很多高端 FPGA 集成了 SERDES（串并收发器）等专用 Hard Core。例如 Xilinx 的 Virtex II Pro 内部集成了 3.125G SERDES，支持 Rocket IO 标准；Altera 的对应器件族 为 Stratix GX；Lattice 器件的专用 Hard Core 的比重更大，有两类器件族支持 SERDES 功能，分别是 Lattice 高端 SC 系列 FPGA 和现场可编程系统芯片 （FPSC，Field Programmable System Chip）。需要补充的是目前 Xilinx 和 Lattice 都已经推出内嵌 10 Gbps SERDES 模块的系统级可编程逻辑器件。 CPLD 在工艺和结构上都与 FPGA 有一定的区别，如前面介绍，FPGA 一般都是 SRAM 工艺的，如 Xilinx、Altera 和 Lattice 的系列 FPGA 器件，其基本结构都是基于查找表加寄存