第2期 电子学报 ol.30o.2 2002年2月 ACTA HECTRONICA SINICA Feb.2002 一种新型的高速FR滤波器及其LSI实现 唐长文张洁，闵昊 (复旦大学专用集成电路与系统因家重点实验室，上海200433) 摘要：本文提出了一种新型的高速滤波器结构，此结构的核心是一种独特的乘加单元.该乘加单元是通过对 BOOTH型乘法器与高速加法器结构的深入研究而探索出来的.采用该乘加单元我们可以实现任何阶数高速FR滤波 器.在文章的最后我们采用该结构实现了视频编码器中的一个高速色度滤波器，并与采用传统结构设计的该滤波器进 行了性能比较 关键词：有限冲击响应滤波器(FIR filter)；MSI;BOOTH乘法器，加法树 中图分类号：TP302.1 文献标识码：A 文章编号：03722112(2002)02029503 A New High Speed FIR Filter Structure and VLSI Implementation TANG Zhang wen,ZHANGJie ,MIN Hao (ASIC System State Key Lab.,Fudan University,Shanghai 200433,China) Abstract:This paper presents a new highr speed FIR Filter structure which includes a unique multiplieradder unit.Through studying BOOTH multiplier and highr speed adder structures,we explored a new multipiler add unit.With this multiplieradder unit,we can implement FIR filters with any orders.In the end,we design a chroma FIR filter with this type fitler,and compare to the filter em ployed with the converntional structure. Key words:finite impulse response filter;very large scale IC:BOOTH multiplier;adder array tree 1引言 己经研究得非常成熟2引.文献[2]乘法器结构（图2）是采用 FR滤波器在视频和通信电路中的应用越来越广泛，对 了改进型Booth算法和Wallace加法树的并行结构.它主要包 其速度的要求也越来越高.传统的FR滤波器结构图)己 括下面三个模块Booth编码、部分积加法器阵列和进位加法 不能满足高速系统的要求，其主要原因是由于受到乘法器和 器，这种结构通过采用改进型Booh算法，部分积的数目减少 加法器电路的限制 了一半，由于乘法器是N位，因此将有[N/2]个部分积.部分 FR滤波器的公式为： 积加法器阵列将这[N/21个部分积相加生成2N位的进位项 V.I (Cany)和2N位的和项(Sum).最后，进位加法器将2N位的进 y(n=∑h(对x(n. 1 0 位项和2N位的和项相加产生乘积 图1中的滤波器的最大延时为TM+MT4,IM为一个乘法 2.242压缩加法器 器的延迟，工为一个加法器的延迟，M为滤波器的阶数.明显 为了提高并行性，一种特殊的加法单元：4：2压缩加法 可以看出最大延时随着滤波器的阶数的增加将迅速增加 器，作为基本加法器单元代替了全加器.4：2压缩加法器单元 本文提出了一种新型的高速滤波器结构，此结构的核心 如图3所示.它有五个输入和三个输出，能够将四个部分积 是一种独特的乘加单元.该乘加单元是通过对BOOTH型乘法 (1,2,B,4)压缩为两对新的部分积(S,C.4:2压缩加法 器与高速加法器结构的深入研究而探索出来的.采用该乘加 器可以用两个全加器等效， 单元我们可以实现任何阶数高速FR滤波器，它的最大延时 3新型的乘加单元 几乎不随滤波器的阶数的增加而增加.在文章的最后我们采 3.1乘法器和加法器 用该结构实现了视频编码器中的一个高速色度滤波器，并与 图1中加法器的输入端为M个乘法器的乘积项.而每一 采用传统结构设计的该滤波器进行了性能比较 个乘法器的乘积项是由一个2N位的加法器产生的.这样的 2 BOOTH乘法器 结构必然导致滤波器的延时是TM+MD,它将随着阶数的增 2.1B0OTH乘法器结构 加而显著增加. 乘法器是数字信号处理电路中最常用的单元，十年前就 变化一下乘法器结构，将所有乘法器中的相同的2N位 收稿日期：2001-0-19：修回日期：2001-0730 基金项目：上海市应用材料研究与发展基金(No.0108) 1995-2004 Tsinghua Tongfang Optical Disc Co..Ltd.All rights reserved.一种新型的高速 FIR 滤波器及其 VLSI 实现 唐长文 ,张 洁 ,闵 昊 (复旦大学专用集成电路与系统国家重点实验室 ,上海 200433) 摘 要 : 本文提出了一种新型的高速滤波器结构 ,此结构的核心是一种独特的乘加单元. 该乘加单元是通过对 BOOTH型乘法器与高速加法器结构的深入研究而探索出来的. 采用该乘加单元我们可以实现任何阶数高速 FIR 滤波 器. 在文章的最后我们采用该结构实现了视频编码器中的一个高速色度滤波器 ,并与采用传统结构设计的该滤波器进 行了性能比较. 关键词 : 有限冲击响应滤波器 (FIR filter) ; VLSI; BOOTH乘法器 ; 加法树 中图分类号 : TP30211 文献标识码 : A 文章编号 : 037222112 (2002) 0220295203 A New High2Speed FIR Filter Structure and VLSI Implementation TANG Zhang2wen ,ZHANGJie ,MIN Hao ( ASIC & System State Key Lab. , Fudan University , Shanghai 200433 , China) Abstract : This paper presents a new high2speed FIR Filter structure which includes a unique multiplier2adder unit. Through studying BOOTH multiplier and high2speed adder structures ,we explored a new multipiler2add unit. With this multiplier2adder unit ,we can implement FIR filters with any orders. In the end ,we design a chroma FIR filter with this type fitler ,and compare to the filter em2 ployed with the converntional structure. Key words : finite impulse response filter ;very large scale IC ;BOOTH multiplier ;adder array tree 1 引言 FIR 滤波器在视频和通信电路中的应用越来越广泛 ,对 其速度的要求也越来越高. 传统的 FIR 滤波器结构[1 ] (图 1) 已 不能满足高速系统的要求 ,其主要原因是由于受到乘法器和 加法器电路的限制. FIR 滤波器的公式为 : y ( n) = ∑ N - 1 k =0 h ( k) x ( n - k) (1) 图 1 中的滤波器的最大延时为 TM + MTA , TM 为一个乘法 器的延迟 , TA 为一个加法器的延迟 , M 为滤波器的阶数. 明显 可以看出最大延时随着滤波器的阶数的增加将迅速增加. 本文提出了一种新型的高速滤波器结构 ,此结构的核心 是一种独特的乘加单元. 该乘加单元是通过对 BOOTH 型乘法 器与高速加法器结构的深入研究而探索出来的. 采用该乘加 单元我们可以实现任何阶数高速 FIR 滤波器 ,它的最大延时 几乎不随滤波器的阶数的增加而增加. 在文章的最后我们采 用该结构实现了视频编码器中的一个高速色度滤波器 ,并与 采用传统结构设计的该滤波器进行了性能比较. 2 BOOTH乘法器 211 BOOTH乘法器结构 乘法器是数字信号处理电路中最常用的单元 ,十年前就 已经研究得非常成熟[2 ,3 ] . 文献[ 2 ]乘法器结构 (图 2) 是采用 了改进型 Booth 算法和 Wallace 加法树的并行结构. 它主要包 括下面三个模块 :Booth 编码、部分积加法器阵列和进位加法 器. 这种结构通过采用改进型 Booth 算法 ,部分积的数目减少 了一半 ,由于乘法器是 N 位 ,因此将有[ N/ 2 ]个部分积. 部分 积加法器阵列将这[ N/ 2 ]个部分积相加生成 2N 位的进位项 (Carry) 和 2N 位的和项(Sum) . 最后 ,进位加法器将 2N 位的进 位项和 2N 位的和项相加产生乘积. 212 4 :2 压缩加法器 为了提高并行性 ,一种特殊的加法单元 :4 :2 压缩加法 器 ,作为基本加法器单元代替了全加器. 4 :2 压缩加法器单元 如图 3 所示 ,它有五个输入和三个输出 ,能够将四个部分积 ( I1 , I2 , I3 , I4) 压缩为两对新的部分积 ( S , C) . 4 :2 压缩加法 器可以用两个全加器等效. 3 新型的乘加单元 311 乘法器和加法器 图 1 中加法器的输入端为 M 个乘法器的乘积项 ,而每一 个乘法器的乘积项是由一个 2N 位的加法器产生的. 这样的 结构必然导致滤波器的延时是 TM + MTA ,它将随着阶数的增 加而显著增加. 变化一下乘法器结构 ,将所有乘法器中的相同的 2N 位 收稿日期 :2001201219 ;修回日期 :2001207230 基金项目 :上海市应用材料研究与发展基金(No. 0108) 第 2 期 2002 年 2 月 电 子 学 报 ACTA ELECTRONICA SINICA Vol. 30 No. 2 Feb. 2002 © 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved