84 Verilog hdl硬件描述语言 China-pub. coM 下载 //通过位置 PortName (port expr) //通过名称 port expr可以是以下的任何类型 1)标识符(reg或net) 2)位选择 3)部分选择 4)上述类型的合并 5)表达式(只适用于输入端口) 在位置关联中,端口表达式按指定的顺序与模块中的端口关联。在通过名称实现的关联 中,模块端口和端口表达式的关联被显式地指定,因此端口的关联顺序并不重要。下例使用 两个半加器模块构造全加器:逻辑图如图9-1所示 module HA(A, b,s, C) output s, parameter AND DELAY 1, XOR DELAY 2 assign #XOR DELAY S=A B ssign # AND DELAY C=A&B: module FA(P, 0, Cin, Sum, Cout 0, cin 图9-1使用两个半加器模块构造 output Sum, Cout 的全加器 parameter OR DELAY wire s1, C1, C2 //两个模块实例语句 HAh1(P,Q,S1,C1;//通过位置关联。 HAh2(.A(Cin),.s(sum),.B(S1),,C(C2));//通过端口与信号的名字关联 or #OR DELAY ol Cout, Cl, Ci 在第一个模块实例语句中,HA是模块的名字,hl是实例名称,并且端口按位置关联,即 信号P与模块(HA)的端口A连接,信号Ω与端口B连接,Sl与S连接,Cl与模块端口C 在第二个实例中,端口按名称关联,即模块(HA)和端口表达式间的连接是显示地定义 下例是使用不同端口表达式形式的模块实例语句。 Micro MI (UdIn[3: 0], rN, RaN), Status[o], Status [1] UdOut [0: 7], TxDa ta) 这个实例语句表示端口表达式可以是标识符( TxData)、位选择(Saus[0])、部分位选 择(Udm3:0])、合并({NRN})或一个表达式(& doull0:7]);表达式只能够连接到 输入端口 9.3.1悬空端口 在实例语句中,悬空端口可通过将端口表达式表示为空白来指定为悬空端口,例如:p o r t _ e x p r / /通过位置。 .P o r t N a m e (p o r t _ e x p r) / /通过名称。 p o rt _ e x p r可以是以下的任何类型： 1) 标识符（r e g或n e t） 2) 位选择 3) 部分选择 4) 上述类型的合并 5) 表达式（只适用于输入端口） 在位置关联中，端口表达式按指定的顺序与模块中的端口关联。在通过名称实现的关联 中，模块端口和端口表达式的关联被显式地指定，因此端口的关联顺序并不重要。下例使用 两个半加器模块构造全加器；逻辑图如图 9 - 1所示。 m o d u l e H A(A , B , S , C)； i n p u t A , B; o u t p u t S, C; p a r a m e t e r A N D _ D E L A Y = 1, X O R _ D E L A Y = 2; a s s i g n #X O R _ D E L A Y S = A ^ B； a s s i g n #A N D _ D E L A Y C = A & B； e n d m o d u l e m o d u l e F A(P, Q, Cin, Sum, Cout) ; i n p u t P, Q, Cin; o u t p u t Sum, Cout; p a r a m e t e r O R _ D E L A Y = 1; w i r e S1, C1, C2; / /两个模块实例语句 HA h1 (P, Q, S1, C1); //通过位置关联。 HA h2 ( .A(C i n), .S(S u m), .B(S 1), .C(C 2)); //通过端口与信号的名字关联。 / /门实例语句： or #O R _ D E L A Y O1 (Cout, C1, C2) ; e n d m o d u l e 在第一个模块实例语句中， H A是模块的名字 ,h 1是实例名称，并且端口按位置关联，即 信号P与模块（H A）的端口A连接，信号Q与端口B连接，S 1与S连接，C 1与模块端口 C连接。 在第二个实例中，端口按名称关联，即模块（ H A）和端口表达式间的连接是显示地定义 的。 下例是使用不同端口表达式形式的模块实例语句。 Micro M1 (U d I n[3:0], {WrN, RdN}, S t a t u s[0], S t a t u s[ 1 ] , & U d O u t [0:7], T x D a t a) ; 这个实例语句表示端口表达式可以是标识符（ T x D a t a）、位选择（S t a t u s[ 0 ]）、部分位选 择（U d I n[ 3 : 0 ]）、合并（{Wr N,R d N}）或一个表达式（& u d O u t[ 0 : 7 ]）；表达式只能够连接到 输入端口。 9.3.1 悬空端口 在实例语句中，悬空端口可通过将端口表达式表示为空白来指定为悬空端口，例如： 84 Verilog HDL 硬件描述语言 下载 图9-1 使用两个半加器模块构造 的全加器