Chia°bub0 下载 第9章结构建模 本章讲述 Verilog HDl中的结构建模方式。结构建模方式用以下三种实例语句描述: Gate实例语句 ·UDP实例语句 Module实例语句 第5章和第6章已经讨论了门级建模方式和UDP建模方式,本章讲述模块实例语句 9.1模块 Verilog hdli中,基本单元定义成模块形式,如下所示 module module name(port list)i Declarations and statement 端口队列pσ rt list列出了该模块通过哪些端口与外部模块通信。 92端口 模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型(即 wire类型)。但是,端口可被显式地指定为线网。输出或输入输出端口能够被重新声明为reg型 寄存器。无论是在线网说明还是寄存器说明中,线网或寄存器必须与端口说明中指定的长度 相同。下面是一些端口说明实例 module Micro (PC, Instr, Nex tAdde //端口说明 output [1: 8] Instr inout [16: 1] NextAddri //重新说明端口类型 wire[16:1] Nex aDdr;//该说明是可选的,但如果指定了,就必须与它的端口说明保持相同长度 reg [1: 8] Instr. nstr已被重新说明为reg类型,因此它能在 always语句或在 initia1语句中赋值。 9.3模块实例语句 一个模块能够在另外一个模块中被引用,这样就建立了描述的层次。模块实例语句形式 module name instance name port associations 信号端口可以通过位置或名称关联;但是关联方式不能够混合使用。端口关联形式如下下载 第9章 结 构 建 模 本章讲述Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述： • Gate实例语句 • UDP实例语句 • Module实例语句 第5章和第6章已经讨论了门级建模方式和 U D P建模方式，本章讲述模块实例语句。 9.1 模块 Verilog HDL中，基本单元定义成模块形式，如下所示 : m o d u l e m o d u l e _ n a m e(p o r t _ l i s t) ; D e c l a r a t i o n s _ a n d _ S t a t e m e n t s e n d m o d u l e 端口队列p o rt _ l i s t列出了该模块通过哪些端口与外部模块通信。 9.2 端口 模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型（即 w i r e类型）。但是，端口可被显式地指定为线网。输出或输入输出端口能够被重新声明为 r e g型 寄存器。无论是在线网说明还是寄存器说明中，线网或寄存器必须与端口说明中指定的长度 相同。下面是一些端口说明实例。 m o d u l e M i c r o (PC, Instr, NextAddr); / /端口说明 i n p u t [3:1] P C; o u t p u t [1:8] I n s t r; i n o u t [16:1] N e x t A d d r; / /重新说明端口类型： w i r e [16:1] N e x t A d d r; //该说明是可选的，但如果指定了，就必须与它的端口说明保持相同长度。 r e g [1:8] I n s t r; / /I n s t r已被重新说明为r e g类型，因此它能在always 语句或在i n i t i a l语句中赋值。 . . . e n d m o d u l e 9.3 模块实例语句 一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。模块实例语句形式 如下： module_name instance_name(p o r t _ a s s o c i a t i o n s) ; 信号端口可以通过位置或名称关联；但是关联方式不能够混合使用。端口关联形式如下：