图4.3运放共享开关电荷注入和时钟馈通效应示意图.. .51 图4.4增加隔离开关降低运放共享级间干扰.....… ...52 图4.5电流复用技术运放示意图. 53 图4.6采用电流复用运放共享的流水线结构.. .53 图4.7采用串联双输入的运放结构… .54 图4.8采用双输入对运放共享的MDAC结构示意图 .55 图4.9DAC中开关控制信号时序 55 图4.10双输入套筒式运放....… 56 图4.11不同信号幅值下MDAC建立特性.58 图4.12开关全部关闭时运放的工作状态..… .59 图4.13MDAC中双输入对运放采用的偏置电路. .60 图4.14MDAC中负载均衡SC-CMFB 60 图5.1每级1.5bit带数字校正运放共享的流水线模数转换器结构...63 图5.2采样保持电路结构.… 64 图5.3全差分电荷再分布结构的采样保持电路 ...65 图5.4双相非交叠时钟组示意..… 65 图5.5增益自举套筒式运放结构示意图 .67 66编置电路....... 69 图5.7开关电容共模反馈电路...… .70 图5.8采样保持运放频响特性 .71 图5.9运放线性度 .72 图5.10运放建立时间. .72 图5.11 NMOS开关 ..73 图5.12CMOS开关... .74 图5.13栅压自举开关原理示意图 ..75 图5.14栅压自举电路 .76 图5.15单电容栅压自举开关..… .77 图5.16栅压跟随信号的波形 .77 图5.17应用于底极板采样的栅压自举开关 .78 图5.18采样保持电路FFT仿真结果 79 图5.19比较器结构.… 80 图5.20时钟产生电路 80 图5.21数字校正模块示意图... 81 图5.22采样保持电路建立曲线 83 图5.23ADC量化台阶 83v 图 4.3 运放共享开关电荷注入和时钟馈通效应示意图 ..........................51 图 4.4 增加隔离开关降低运放共享级间干扰.........................................52 图 4.5 电流复用技术运放示意图 ..........................................................53 图 4.6 采用电流复用运放共享的流水线结构.........................................53 图 4.7 采用串联双输入的运放结构.......................................................54 图 4.8 采用双输入对运放共享的 MDAC 结构示意图 ............................55 图 4.9 MDAC 中开关控制信号时序 ......................................................55 图 4.10 双输入套筒式运放 ...................................................................56 图 4.11 不同信号幅值下 MDAC 建立特性 ............................................58 图 4.12 开关全部关闭时运放的工作状态..............................................59 图 4.13 MDAC 中双输入对运放采用的偏置电路 ..................................60 图 4.14 MDAC 中负载均衡 SC-CMFB .................................................60 图 5.1 每级 1.5bit 带数字校正运放共享的流水线模数转换器结构.........63 图 5.2 采样保持电路结构 .....................................................................64 图 5.3 全差分电荷再分布结构的采样保持电路.....................................65 图 5.4 双相非交叠时钟组示意..............................................................65 图 5.5 增益自举套筒式运放结构示意图................................................67 图 5.6 偏置电路 ...................................................................................69 图 5.7 开关电容共模反馈电路..............................................................70 图 5.8 采样保持运放频响特性..............................................................71 图 5.9 运放线性度................................................................................72 图 5.10 运放建立时间 ..........................................................................72 图 5.11 NMOS 开关 .............................................................................73 图 5.12 CMOS 开关.............................................................................74 图 5.13 栅压自举开关原理示意图 ........................................................75 图 5.14 栅压自举电路 ..........................................................................76 图 5.15 单电容栅压自举开关................................................................77 图 5.16 栅压跟随信号的波形................................................................77 图 5.17 应用于底极板采样的栅压自举开关 ..........................................78 图 5.18 采样保持电路 FFT 仿真结果....................................................79 图 5.19 比较器结构..............................................................................80 图 5.20 时钟产生电路 ..........................................................................80 图 5.21 数字校正模块示意图................................................................81 图 5.22 采样保持电路建立曲线............................................................83 图 5.23 ADC 量化台阶.........................................................................83