VHDL数据对象( Data Objects) 2、信号 信号数据对象,代表电路内部线路,其在元件之间起互连 作用,没有方向性,可给它赋值,也可当作输入。 定义格式为: signa信号名:数据类型[:=设定值]; 如 Signal A: Std log ic vector (3 Down to 0):=0000"; 信号赋值语句的语法格式为: 目标信号名<=表达式(设定值) A<=“1010″ 注意ε设定的初始值在综合时没有用,只是在仿真时在开始设定一个起始值。2、信号 信号数据对象，代表电路内部线路，其在元件之间起互连 作用，没有方向性，可给它赋值，也可当作输入。 定义格式为： Signal 信号名：数据类型[：=设定值]； 如： Signal A : Std_logic_vector(3 Down to 0) := “0000”; 注意：设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。 信号赋值语句的语法格式为： 目标信号名<=表达式（设定值）； A <= “1010” VHDL数据对象（Data Objects）