SRAM的芯片结构 SRAM芯片:内部由存储矩阵、地址译码器、存储 控制逻辑和WO缓冲器组成 算 AO Al 地址译码器 双向 缓冲 存储阵列 硬 控制逻辑 技 ~AM;地址线mm OE Do~DN数据线 基RDMR:读写控制 CE OE R/W Ai Di 0 XX X X无操作 础OE:输出允许 0写地址写数据写 CE:片选 111读地址读数据读计 算 机 硬 件 技 术 基 础 SRAM的芯片结构 SRAM芯片：内部由存储矩阵、地址译码器、存储 控制逻辑和I/O缓冲器组成。 地 址 译 码 器 ． ． ． 存储阵列 ． ． ． 双向 缓冲 器 ． ． ． 控制逻辑 D0 D1 DN-1 RD/WR CE OE ． ． ． A0 A1 AM-1 A0~AM-1 : 地址线 D0~DN-1 : 数据线 RD/WR: 读写控制 OE: 输出允许 CE: 片选 CE OE R/W Ai Di 0 X X X X 1 X 0 写地址 写数据 1 1 1 读地址 读数据 无操作 写 读