二、模数转换寄存器 1、ADC控制寄存器1( ADCTRL1) 保留位 RESET SOFT FREE ACQ PS3 ACQ PS2 ACQ PS1 ACQ PS0 RWO RWO RW CPS CONT RUN INT PR1 SEQ CASC CAL ENA BRG ENA HI/LO STEST ENA RWO RW O RW 0 RW0 RW 0 RWO RW0 RW 0 位15保留位 位14复位位。ADC模块软件复位位。这一位对ADC模块的主动复位,所有的寄存器和排序器指针 都复位到器件上电时的初始状态 0无影响 1复位整个ADC模拟 位13~12s0FT位和FREE位。这两位决定仿真悬挂时ADC模块的工作情况。在自由运行模式 下。ADC模块的运行不受仿真影响,在停止模式下,仿真悬挂时,ADC模块可立即停止或者完成当 前操作之后停止 SOFT FREE 00一旦仿真悬挂,ADC模块立即停止 10仿真悬挂时,ADC模块完成当前转换后停止 Ⅹ1自由运行,继续运行而不管仿真悬挂 11~8位采样时间选择位 ACQ PS3- ACQPS0。这几位决定了ADC时钟的预定标系数。见下表 CPU时钟为30MHZ时ADC模块的预定标系数 # ACQ PS3 ACQ PS2 ACQ PS1 ACQ PS0预定标因子(除以)采样窗口时间信号源阻抗 (CPS=0)信号源阻抗(CPS=1) 0000012*TCLK67385 1000124*TCLK3851020 2001036*TCLK7021655 3001148*TCLK10202290 40100510*TCLK13372925 50101612*TCLK16553560 60110714*TCLK19724194 70111816*TCLK22904829 81000918*TCL 910011020*TCLK 1010101122*TCLK 1110111224*TCLK 1211001326*TCLK 1311011428*TCLK 1411101530*TCLK 1511111632*TCLK 1)TCLK的周期取决于"转换时钟预定标因子"位(BIT7),例如: 2)CPS=0:TCLK=1/CLK(例对于CLK=40MHZ,TCLK=25ns) 3)CPS=0: TCLK=1/CLK/2 Xf F CLK=20MHZ, TCLK=50ns) 位7CPS位。转换时钟预定标位。这一位决定了ADC转换逻辑时钟的预定标 0 TCLK= CLK/ 1 TCLK= CLK/2二、模数转换寄存器 1、ADC 控制寄存器 1（ADCTRL1） 保留位 RESET SOFT FREE ACQ PS3 ACQ PS2 ACQ PS1 ACQ PS0 RW_0 RW_0 RW_0 RW_0 RW_0 RW_0 RW_0 RW_0 CPS CONT RUN INT PR1 SEQ CASC CAL ENA BRG ENA HI/LO STEST ENA RW_0 RW_0 RW_0 RW_0 RW_0 RW_0 RW_0 RW_0 位 15 保留位 位 14 复位位。ADC 模块软件复位位。这一位对 ADC 模块的主动复位，所有的寄存器和排序器指针 都复位到器件上电时的初始状态 0 无影响 1 复位整个 ADC 模 拟 位 13~12 SOFT 位 和 FREE 位。这两位决 定仿真悬挂时 ADC 模块的工作情况。在自由运行模式 下 。 ADC 模块的运行不受仿真影响，在停止模式下，仿真悬挂时，ADC 模块可立即停止或者完成当 前操作之后停止。 SOFT FREE 0 0 一旦仿真悬挂，ADC 模块立即停止 1 0 仿真悬挂时， ADC 模块完成当前转换后停止 X 1 自由运行，继续运行而不管仿真悬挂 11~8 位 采样时间选择位 ACQ PS3-ACQPS0。这几位决定了 ADC 时钟的预定标系数。见下表。 CPU 时钟为 30MHZ 时 ADC 模块的预定标系数 # ACQ PS3 ACQ PS2 ACQ PS1 ACQ PS0 预定标因子（除以） 采样窗口时间 信号源阻抗 （ CPS=0） 信号源阻抗（CPS=1） 0 0 0 0 0 1 2*TCLK 67 385 1 0 0 0 1 2 4*TCLK 385 1020 2 0 0 1 0 3 6*TCLK 702 1655 3 0 0 1 1 4 8*TCLK 1020 2290 4 0 1 0 0 5 10*TCLK 1337 2925 5 0 1 0 1 6 12*TCLK 1655 3560 6 0 1 1 0 7 14*TCLK 1972 4194 7 0 1 1 1 8 16*TCLK 2290 4829 8 1 0 0 0 9 18*TCLK 9 1 0 0 1 10 20*TCLK 10 1 0 1 0 11 22*TCLK 11 1 0 1 1 12 24*TCLK 12 1 1 0 0 13 26*TCLK 13 1 1 0 1 14 28*TCLK 14 1 1 1 0 15 30*TCLK 15 1 1 1 1 16 32*TCLK 1 ) TCLK 的周期取决于"转换时钟预定标因子"位 （ BIT7），例如： 2 ) CPS=0：TCLK=1/CLK（例对于 CLK=40MHZ， TCLK=25n s） 3 ) CPS=0：TCLK=1/CLK/2 对 于 CLK=20MHZ， TCLK=50n s） 位 7 CPS 位。转换时钟预定标位。这一位决定了 ADC 转换逻辑时钟的预定标 0 TCLK= CLK/1 1 TCLK= CLK/2