总线速率最高为1GHz,龙芯CPU和芯片组3、芯片组4、芯片组5的HT总线速率最高为2.6GHz, 每个HT总线有20对差分信号线，所以FPGA需要提供40对可达1GHz高速串行信号线和80对可 达2.6GHz高速串行信号线。因为GX2800具有576对可达1.6GHz高速串行总线和96对可达17.4 Gbs高速串行总线，所以满足本设计要求。另外GX2800可提供1160个其他类型的IO针脚，足以 满足本设计的要求。在可编程逻辑单元方面，每种芯片组的HT总线和协议转换模块大约需要9万 个可编程逻辑单元，龙芯CPU和五种芯片组大约共需54万个；交叉开关总线和带宽匹配模块大约 需要12万个可编程逻辑单元：重要暂不确定控制信号线处理域大约需要4000个可编程逻辑单元： CPLD功能域大约需要3000个可编程逻辑单元，所以共需大约67万个可编程逻辑单元。GX2800具 有93.3万个可编程逻辑单元，本设计资源利用率大约在72%，所以完全满足本设计的资源需求。 Connector for IO signals USB、GPIO et al) Different vendors'chipsets FPGA Connector for loongson CPU's daughter board 图3包含FPGA和各种芯片组的主板 Fig.3 Motherboard sample include FPC nds of chipsets 2.2信号线的设计处理 2.2.1HT总线的设计处理 标准的HT总线协议包括三类信号线：连接信号线（数据、地址、控制和时钟）（如表1）、复位和 初始化信号线（如表2）和电源管理信号线飞如表3》。 对于连接信号线，龙芯CPU和上面所提到的芯片组（或北桥）都有16对接收差分信号线，16对 发送差分信号线：2对接收信号时钟差分对，2对发送信号时钟差分对：2对接收控制信号差分 对，2对发送控制信号差分对。两者的HT总线连接信号线都直接引入FPGA内部的HT总线域进行 处理，需要注意的是不同型号的龙芯CPU和所选择的芯片组遵循HT协议版本不同，有的是HT2.0 协议.有的是HT3.0协议，即使都支特HT3.0协议，也存在1.8GHz、2.0GHz、2.4GHz、2.6GHz四种 频率等级，所以在适配的过程中需要象用带宽匹配模块进行调整。 表1HT总线的连接信号线 Table 1 HT Bus Link Signals Signal Description CAD Command,Addresses,and Data(CAD).Carries HyperTransportTMrequests. ponses,addresses and data.CAD width can be different in each direction Differentiates control and data.Each byte of CAD has a CTL signal in Gen3 protocol.One CTL signal is used for an entire link in Genl protocol .2.0f Clocks for the CAD and CTL signals.Each byte of CAD and its respective CTL signal has a separate clock signal. 在实际的适配中，利用FPGA内部设置的交叉开关只需连接龙芯CPU和所要适配芯片组的HT 总线，而断开其它芯片组连接。HT总线调试采取频率、通道数从低到高逐步增加的步进调节方 法。HT可支持2、4、8和16位(bit)四种通道模式，HT协议的最低工作频率可低至200 MHz,HT2.0协议支持最高频率为1.4GHz,HT3.0协议支持的最高频率为2.6GHz。 HT调试流程如图4所示，在HT调试过程中，先固定工作频率，从最低的2位通道数进行调 试，如果适配成功，就依次增加通道数继续调试，即按照2位、4位、8位、16位顺序调试。如果适配 不成功，就利用FPGA内部的逻辑分析仪采样信号进行分析，修正补偿相应的信号线后，再重新进 行适配。HT总线频率调试顺序依次为200MHz、400MHz、800MHz,一直到芯片工作最高频率。 通过如上HT总线的适配，可以确定信号的正确连接方式或者处理方法，能够定量地找出CPU总线速率最高为 1 GHz，龙芯 CPU 和芯片组 3、芯片组 4、芯片组 5 的 HT 总线速率最高为 2.6 GHz， 每个 HT 总线有 20 对差分信号线，所以 FPGA 需要提供 40 对可达 1 GHz 高速串行信号线和 80 对可 达 2.6 GHz 高速串行信号线。因为 GX 2800 具有 576 对可达 1.6 GHz 高速串行总线和 96 对可达 17.4 Gbs 高速串行总线，所以满足本设计要求。另外 GX 2800 可提供 1160 个其他类型的 IO 针脚，足以 满足本设计的要求。在可编程逻辑单元方面，每种芯片组的 HT 总线和协议转换模块大约需要 9 万 个可编程逻辑单元，龙芯 CPU 和五种芯片组大约共需 54 万个；交叉开关总线和带宽匹配模块大约 需要 12 万个可编程逻辑单元；重要暂不确定控制信号线处理域大约需要 4000 个可编程逻辑单元； CPLD 功能域大约需要 3000 个可编程逻辑单元，所以共需大约 67 万个可编程逻辑单元。GX 2800 具 有 93.3 万个可编程逻辑单元，本设计资源利用率大约在 72%，所以完全满足本设计的资源需求。 图 3 包含 FPGA 和各种芯片组的主板 Fig.3 Motherboard sample include FPGA & kinds of chipsets 2.2 信号线的设计处理 2.2.1 HT 总线的设计处理 标准的 HT 总线协议包括三类信号线：连接信号线(数据、地址、控制和时钟)（如表 1）、复位和 初始化信号线（如表 2）和电源管理信号线（如表 3）。 对于连接信号线，龙芯 CPU 和上面所提到的芯片组(或北桥)都有 16 对接收差分信号线，16 对 发送差分信号线；2 对接收信号时钟差分对，2 对发送信号时钟差分对；2 对接收控制信号差分 对，2 对发送控制信号差分对。两者的 HT 总线连接信号线都直接引入 FPGA 内部的 HT 总线域进行 处理，需要注意的是不同型号的龙芯 CPU 和所选择的芯片组遵循 HT 协议版本不同，有的是 HT2.0 协议,有的是 HT3.0 协议，即使都支持 HT3.0 协议，也存在 1.8 GHz、2.0 GHz、2.4 GHz、2.6 GHz 四种 频率等级，所以在适配的过程中需要采用带宽匹配模块进行调整。 表 1 HT 总线的连接信号线 Table 1 HT Bus Link Signals Signal Width Description CAD 2, 4, 8 or 16 Command, Addresses, and Data (CAD). Carries HyperTransport™requests, responses, addresses and data. CAD width can be different in each direction. CTL 1, 2, or 4 Differentiates control and data. Each byte of CAD has a CTL signal in Gen3 protocol. One CTL signal is used for an entire link in Gen1 protocol. CLK 1, 2, or 4 Clocks for the CAD and CTL signals. Each byte of CAD and its respective CTL signal has a separate clock signal. 在实际的适配中，利用 FPGA 内部设置的交叉开关只需连接龙芯 CPU 和所要适配芯片组的 HT 总线，而断开其它芯片组连接。HT 总线调试采取频率、通道数从低到高逐步增加的步进调节方 法。HT 可支持 2、4、8 和 16 位（bit）四种通道模式，HT 协议的最低工作频率可低至 200 MHz，HT2.0 协议支持最高频率为 1.4 GHz，HT3.0 协议支持的最高频率为 2.6 GHz。 HT 调试流程如图 4 所示，在 HT 调试过程中，先固定工作频率，从最低的 2 位通道数进行调 试，如果适配成功，就依次增加通道数继续调试，即按照 2 位、4 位、8 位、16 位顺序调试。如果适配 不成功，就利用 FPGA 内部的逻辑分析仪采样信号进行分析，修正补偿相应的信号线后，再重新进 行适配。HT 总线频率调试顺序依次为 200 MHz、400 MHz、800 MHz，一直到芯片工作最高频率。 通过如上 HT 总线的适配，可以确定信号的正确连接方式或者处理方法，能够定量地找出 CPU 录用稿件，非最终出版稿