和芯片组的HT总线在主板PCB(Printed Circuit Board)设计中信号线的最佳分组方式、长度限制、 线宽限制、相邻信号线的间距限制，能够找出两者之间HT总线的最佳工作频率甚至下一版芯片设 计中需要修改的错误或者改进之处。 利用如上HT调试流程在对如上五种芯片组调试结果表明，第一种和第三种芯片组可以调试成 功的最高频率是800MHz,第二种芯片组在达到HT总线400MHz时出现不稳定的现象，第四种和 第五种可以达到2.0 GHzHT总线频率。第四种芯片组，即RS780E+SB710组合，PCIE总线有22 对信号线，但不支持服务器领域要求的RAS特性，但成本低，所以非常适合作为龙芯的桌面芯片 组。第五种芯片组SR5690+SP5100,拥有42对PCIE信号线、14个USB接口，具有强大的IO能力， 并支持RAS特性，所以可以得出在服务器领域与龙芯CPU适配成功的最高端、最适合的芯片组为 SR5690+SP5100。在本文后面的其他章节，在阐述芯片组适配与实现的通用原理和方法后，为了文 章的简洁，主要以SR5690+SP5100芯片组进行阐述。 System Start Set i=200MHz Set Link widths=2bits FPGA trims an compensates signa <Link OK? No Yes Set Link widths=4bits No Link OK? Set Link widths=8bits Link OK? No IYes Set Link widths=16bits Link OK? 44 HT Fmax? Yes 图4HT总线调试流程 Fig.4 The flow of HT bus debug 2.2.2 重要暂不确定控制信号线的设计处理 龙芯CPU的T急线由于其独特的设计比标准的HT总线协议多出了一些额外的、特殊的信 号，所以在硬件层和协议层需要正确地处理这些特殊信号。既不能影响龙芯CPU自身正常工作，又 能和芯片组无缝的兼容，这是一个比较关键的技术点。在标准的HT总线协议中，信号 PWROK、RESET、LDTSTOP#、LDTREQ#(如表2和表3)只有一组，而龙芯HT总线接口信号有 两组，一组是HT HI POWEROK、HT HI RSTn、HT HI LDT STOPn、HT_HI LDT REQn,另一组 是HT LO POWEROK,HT_LO RSTn、HT LO LDT STOPn、HT LO LDT REQn。龙芯CPU和芯 片组还有其他各自特殊的信号线，无法直接确定两者之间的对应关系。以上这些重要暂不确定控制 信号线都引入FPGA,如图1和图2所示。 表2HT总线的复位/初始化信号线 Table 2 HT Bus Reset/Initialization Signals Signal Width Description PWROK Power and clocks are stable RESET# 1 Reset the Hyper TransportTM chain.和芯片组的 HT 总线在主板 PCB（Printed Circuit Board）设计中信号线的最佳分组方式、长度限制、 线宽限制、相邻信号线的间距限制，能够找出两者之间 HT 总线的最佳工作频率甚至下一版芯片设 计中需要修改的错误或者改进之处。 利用如上 HT 调试流程在对如上五种芯片组调试结果表明，第一种和第三种芯片组可以调试成 功的最高频率是 800 MHz，第二种芯片组在达到 HT 总线 400 MHz 时出现不稳定的现象，第四种和 第五种可以达到 2.0 GHz HT 总线频率。第四种芯片组，即 RS780E + SB710 组合，PCIE 总线有 22 对信号线，但不支持服务器领域要求的 RAS 特性，但成本低，所以非常适合作为龙芯的桌面芯片 组。第五种芯片组 SR5690 + SP5100，拥有 42 对 PCIE 信号线、14 个 USB 接口，具有强大的 IO 能力， 并支持 RAS 特性，所以可以得出在服务器领域与龙芯 CPU 适配成功的最高端、最适合的芯片组为 SR5690 + SP5100。在本文后面的其他章节，在阐述芯片组适配与实现的通用原理和方法后，为了文 章的简洁，主要以 SR5690 + SP5100 芯片组进行阐述。 System Start Set i=200MHz Set Link widths=2bits Link OK? Set Link widths=4bits Link OK? Set Link widths=8bits Link OK? Set Link widths=16bits Link OK? i++ iİ HT Fmax？ FPGA logic analyzer samples and analyses signals FPGA trims and compensates signals、 changes settings No Yes Yes No No Yes Yes No No END Yes 图 4 HT 总线调试流程 Fig.4 The flow of HT bus debug 2.2.2 重要暂不确定控制信号线的设计处理 龙芯 CPU 的 HT 总线由于其独特的设计比标准的 HT 总线协议多出了一些额外的、特殊的信 号，所以在硬件层和协议层需要正确地处理这些特殊信号。既不能影响龙芯 CPU 自身正常工作，又 能和芯片组无缝的兼容，这是一个比较关键的技术点。在标准的 HT 总线协议中，信号 PWROK、RESET#、LDTSTOP#、LDTREQ#（如表 2 和表 3）只有一组，而龙芯 HT 总线接口信号有 两组，一组是 HT_HI_POWEROK、HT_HI_RSTn、HT_HI_LDT_STOPn、HT_HI_LDT_REQn，另一组 是 HT_LO_POWEROK，HT_LO_RSTn、HT_LO_LDT_STOPn、HT_LO_LDT_REQn。龙芯 CPU 和芯 片组还有其他各自特殊的信号线，无法直接确定两者之间的对应关系。以上这些重要暂不确定控制 信号线都引入 FPGA，如图 1 和图 2 所示。 表 2 HT 总线的复位/初始化信号线 Table 2 HT Bus Reset/Initialization Signals Signal Width Description PWROK 1 Power and clocks are stable. RESET# 1 Reset the HyperTransport™ chain. 录用稿件，非最终出版稿