表3HT总线的电源管理信号线 Table 3 Power Management Signals Signal Width Description LDTSTOP# Enables and disables links during system state transitions LDTREQ# 1 Indicates link is active or requested by a device. 这些信号如何处理，怎样和北桥、南桥互连在未适配成功前是不清楚的，但可以依靠FPGA在 其内部灵活地处理，例如连接、断开或者采用某种终端方式来反复地实验调试，直到找到某种确定 的处理方式或者结论为止。经过本文的实验，对于适配成功的芯片组SR5690+SP5100和龙芯CPU 在HT总线上可以找到如下正确的连接方式，如图5所示。 HT_LO_LDT_REQn HT_LO_POWEROK HT LO LDT_STOPn HT LO RSTn LDISTOP# 版稿 Loongson CPU LDTREQ# RESET# LDTSTOP# PWROK outhBridge LDTREQ# 图5HT重要暂不确定控制信号线经适配证明后找到的正确连接方式 Fig.5 Correct connection of HT important but temporarily indeterminate signals after effective adaptation 2.2.3上下电控制信号线的设计处理 在无法得知龙芯CPU和芯片组的上下电时序如何配合的情况下，需要把CPU上下电控制信 号、芯片组的上下电控制信>电源模块的控制信号线都引入FPGA。这些信号线主要包括：1)龙芯 CPU的系统复位信号线SYSRESETN,PCI总线的复位信号线PCI RESETN;2)南桥的上电完成 信号线PWR GOOD,北桥电完成信号线NB PWRGD:3)各个供电模块的上电使能信号线和 电源完成信号线PWRGOOD:4)龙芯CPU的GPIO配置信号线，内存时钟频率的设置信号线，HT 总线时钟频率的设置信号线等。 用FPGA使能或者关闭电源模块的使能信号、龙芯CPU和芯片组的电源完成信号、复位信号 线，并调整各不电源控制信号的先后顺序和时间间隔进行反复实验，一直尝试到得到确定的答案为 止，或者能我到最准的电源时序适配方案，或者证明两者无法兼容。 芯片组SR560+SP5100是本文适配成功的芯片组，图6是为其找到的已经验证成功的上下电 时序。为了进步验证上下电时序的正确性和可靠性，采用两种方法进行验证。 在ACPI(Advanced Configuration and Power Management Interface)规范中规定了计算机系统的 7种状态：G3,S0,S1,S2,S3,S4和S5。对于服务器系统来说，其中必然经历三种状态，即 G3(Mechanical Off,即彻底切断所有电源，包括外置电源)、S5(关机状态，只有standby电源存 在)、S0(工作状态，即所有设备都运行)。鉴于此，龙芯CPU和芯片组SR5690+SP5100组成的 服务器系统从启动到运行过程中，通过调试工具在G3、S5和S0状态读取龙芯CPU和芯片组的寄存 器值，和产品文档中标准值进行对比从而验证上下电时序的正确性。测试表明，图6设计的上下电 时序是正确的。 另一种方法是采用服务器产品化过程中常用的电源循环压力测试方法：AC Power on/off cycle test和DC Power on/off cycle test。.AC Power on/off cycle test,是交流电循环上下电测试，从G3到S0表 3 HT 总线的电源管理信号线 Table 3 Power Management Signals Signal Width Description LDTSTOP# 1 Enables and disables links during system state transitions. LDTREQ# 1 Indicates link is active or requested by a device. 这些信号如何处理，怎样和北桥、南桥互连在未适配成功前是不清楚的，但可以依靠 FPGA 在 其内部灵活地处理，例如连接、断开或者采用某种终端方式来反复地实验调试，直到找到某种确定 的处理方式或者结论为止。经过本文的实验，对于适配成功的芯片组 SR5690 + SP5100 和龙芯 CPU 在 HT 总线上可以找到如下正确的连接方式，如图 5 所示。 Loongson CPU Northbridge RESET# LDTSTOP# PWROK LDTREQ# HT bus x16 HT_LO_LDT_REQn LDTREQ# LDTSTOP# HT_LO_POWEROK HT_LO_RSTn HT_LO_LDT_STOPn SouthBridge 图 5 HT 重要暂不确定控制信号线经适配证明后找到的正确连接方式 Fig.5 Correct connection of HT important but temporarily indeterminate signals after effective adaptation 2.2.3 上下电控制信号线的设计处理 在无法得知龙芯 CPU 和芯片组的上下电时序如何配合的情况下，需要把 CPU 上下电控制信 号、芯片组的上下电控制信号、电源模块的控制信号线都引入 FPGA。这些信号线主要包括：1）龙芯 CPU 的系统复位信号线 SYSRESETN，PCI 总线的复位信号线 PCI_RESETN；2）南桥的上电完成 信号线 PWR_GOOD，北桥的上电完成信号线 NB_PWRGD；3）各个供电模块的上电使能信号线和 电源完成信号线 PWRGOOD；4)龙芯 CPU 的 GPIO 配置信号线，内存时钟频率的设置信号线，HT 总线时钟频率的设置信号线等。 用 FPGA 使能或者关闭电源模块的使能信号、龙芯 CPU 和芯片组的电源完成信号、复位信号 线，并调整各个电源控制信号的先后顺序和时间间隔进行反复实验，一直尝试到得到确定的答案为 止，或者能找到最佳的电源时序适配方案，或者证明两者无法兼容。 芯片组 SR5690 + SP5100 是本文适配成功的芯片组，图 6 是为其找到的已经验证成功的上下电 时序。为了进一步验证上下电时序的正确性和可靠性，采用两种方法进行验证。 在 ACPI（Advanced Configuration and Power Management Interface）规范中规定了计算机系统的 7 种状态：G3，S0，S1，S2，S3，S4 和 S5。对于服务器系统来说，其中必然经历三种状态，即 G3（Mechanical Off，即彻底切断所有电源，包括外置电源）、S5（关机状态，只有 standby 电源存 在）、S0（工作状态，即所有设备都运行）。鉴于此，龙芯 CPU 和芯片组 SR5690 + SP5100 组成的 服务器系统从启动到运行过程中，通过调试工具在 G3、S5 和 S0 状态读取龙芯 CPU 和芯片组的寄存 器值，和产品文档中标准值进行对比从而验证上下电时序的正确性。测试表明，图 6 设计的上下电 时序是正确的。 另一种方法是采用服务器产品化过程中常用的电源循环压力测试方法：AC Power on/off cycle test 和 DC Power on/off cycle test。AC Power on/off cycle test，是交流电循环上下电测试，从 G3 到 S0 录用稿件，非最终出版稿