例p.410表5-43 8位4路数据选择器的行为设计 library ieee, use ieee std logic 1164.all entity mux4in8p is port(s: in std logic vector(I downto 0 or(I to 8) y: out std logic vector( l to 8)); end mux insp architecture beh of mux4in8p is process(s, a, b, c, d) when"00"→>y<=a, when"01"→y<=b when"10”→>y<=c when"ll"→y<=d when others = y<=(others=>U) end beh 译码电路 二进制译码器 decoder 二进制译码器也称为“最小项发生器”,其多位输出分别表 达输入的不同最小项,典型表达形式为:y2=m 这种表达形式采用数据流设计能够方便地实现 例p368表5-15例 p.410 表 5-43 8 位 4 路数据选择器的行为设计 library ieee; use ieee.std_logic_1164.all; entity mux4in8p is port (s: in std_logic_vector(1 downto 0); a,b,c,d: in std_logic_vector(1 to 8); y: out std_logic_vector( 1 to 8)); end mux4in8p; architecture beh of mux4in8p is begin process(s,a,b,c,d) begin case s is when "00" => y<=a; when "01" => y<=b; when "10" => y<=c; when "11" => y<=d; when others => y<=(others =>'U'); end case; end process; end beh; 译码电路 二进制译码器 decoder 二进制译码器也称为“最小项发生器”，其多位输出分别表 达输入的不同最小项，典型表达形式为： = my ii 这种表达形式采用数据流设计能够方便地实现 例 p.368 表 5-15