图第6章仍D4设计应用实例 6.18位加法器的设计 1.设计思路 加法器是数字系统中的基本逻辑器件,减法器和硬件乘法 器都可由加法器来构成。多位加法器的构成有两种方式:并行 进位和串行进位方式。并行进位加法器设有进位产生逻辑,运 算速度较快;串行进位方式是将全加器级联构成多位加法器。 并行进位加法器通常比串行级联加法器占用更多的资源。随着 位数的增加,相同位数的并行加法器与串行加法器的资源占用 差距也越来越大。因此,在工程中使用加法器时,要在速度和 容量之间寻找平衡点。第6章 VHDL设计应用实例 6.1 8位加法器的设计 1．设计思路 加法器是数字系统中的基本逻辑器件，减法器和硬件乘法 器都可由加法器来构成。多位加法器的构成有两种方式：并行 进位和串行进位方式。并行进位加法器设有进位产生逻辑，运 算速度较快；串行进位方式是将全加器级联构成多位加法器。 并行进位加法器通常比串行级联加法器占用更多的资源。随着 位数的增加，相同位数的并行加法器与串行加法器的资源占用 差距也越来越大。因此，在工程中使用加法器时，要在速度和 容量之间寻找平衡点