图第6章仍D4设计应用实例 实践证明,4位二进制并行加法器和串行级联加法器占用 几乎相同的资源。这样,多位加法器由4位二进制并行加法器 级联构成是较好的折中选择。本设计中的8位二进制并行加法 器即是由两个4位二进制并行加法器级联而成的,其电路原理 图如图6.1所示。第6章 VHDL设计应用实例 实践证明，4位二进制并行加法器和串行级联加法器占用 几乎相同的资源。这样，多位加法器由4位二进制并行加法器 级联构成是较好的折中选择。本设计中的8位二进制并行加法 器即是由两个4位二进制并行加法器级联而成的，其电路原理 图如图6.1所示