时序电路的基本单元设计 Latch:输出受时钟电平控制,在一段时间内 可受输入变化影响发生而变化;(电平控制) fip-flop:输出只在时钟边沿时刻发生变化, 输入信号变化不能直接导致输出变化;(边沿 控制)时序电路的基本单元设计 Latch：输出受时钟电平控制，在一段时间内 可受输入变化影响发生而变化；（电平控制） flip-flop：输出只在时钟边沿时刻发生变化， 输入信号变化不能直接导致输出变化；（边沿 控制）