时序电路的基本单元设计 例: D latch的设计p678表8-4 process(clk, d) begin if clk='l then q<=d; end if: end process d和ck的任何变化都会导致进程执行 仅当ck为1时,d的变化才会导致q的变化时序电路的基本单元设计 例：D latch的设计 p.678 表 8-4 process(clk,d) begin if clk='1' then q<=d; end if; end process; d和clk的任何变化都会导致进程执行； 仅当clk为1时，d的变化才会导致q的变化；