③不允许在R、S端同时有效加信号 基本触发器不允许在R、S端同时加信号,即在输入端不允许R= 0的情况。此时两个与非门G1和G2的输入都有0,输出Q和O都变 为1,作为存储单元来说,这既不是0状态,又不是状态,没有意义 而且当信号撤销时,即R=1、S=1时,触发器转换到什么状态不能确 定,因此不允许R、S同时为低电平。 3.真值表、浪形图 由上面的分析可知由与非门构成的基本RS触发器的逻辑功能,用真值 表形式来描述,如表41所示。 表41由与非门构成的基本RS触发器的真值表 原来 输入 输出 功能 状态 说明 0—1 保持 1110000 1-0-0011—11 置1 置( 1 00 0—0—11 不允许③不允许在 端同时有效加信号。 基本触发器不允许在 端同时加信号，即在输入端不允许 =0、 ＝0的情况。此时两个与非门G1和G2的输入都有0，输出Q和 都变 为1，作为存储单元来说，这既不是0状态，又不是1状态，没有意义。 而且当信号撤销时，即 =1、 ＝1时，触发器转换到什么状态不能确 定，因此不允许 同时为低电平。 3. 真值表、波形图 由上面的分析可知由与非门构成的基本RS触发器的逻辑功能，用真值 表形式来描述，如表4.1所示。 表4.1 由与非门构成的基本RS触发器的真值表 R、S R S Q R、S R S R S Q Q 原来 状态 输入 输出 功能 说明 0 1 1 0 1 保持 1 1 1 1 0 0 1 0 1 0 置1 1 1 0 1 0 0 0 1 0 1 置0 1 0 1 0 1 0 0 0 1 1 不允许 1 0 0 1 1