& X2 Aio Si 1 & 3 2 Ci-1 Ci 图10-3与非门组成的全加器电路 表10-3全加器电路实验结果 (a)Si (b)Ci B,C-1 B:Ci-1 00 01 11 10 00011110 Ai 0 Ai 0 (4)填写表10-4各点状态 表10-4与非门组成的全加器实验结果 A B Ci-1 Z X X2 X Si Ci 0 0 0 0 1 0 0 o 1 1 0 0 0 0 1 1 1 0 1 (5)按原理图选择与非门并接线进行测试，将测试结果记入表94，并与上表进行比较看 逻辑功能是否一致。 4.测试用异或、与或和非门组成的全加器的逻辑功能， 全加器可以用两个半加器和两个与门一个或门组成。在实验中，常用一块双异或门、一个 与或非门和一个与非门实现。 (1)画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。 (2)找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的 与门输入端接地， 当输入端A、B及C-1为下列情况时，用万用表测昙S和C,的电位并将其转为逻辑状态填 入下表。 表10-5异或门组成的全加器实验结果 A C图 10-3 与非门组成的全加器电路 表 10-3 全加器电路实验结果 (a) Si (b) Ci Bi Ci－1 00 01 11 10 Ai 0 1 （4）填写表 10-4 各点状态 表 10-4 与非门组成的全加器实验结果 Ai Bi Ci－1 Y Z X1 X2 X3 Si Ci 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 （5） 按原理图选择与非门并接线进行测试，将测试结果记入表 9-4，并与上表进行比较看 逻辑功能是否一致。 4．测试用异或、与或和非门组成的全加器的逻辑功能， 全加器可以用两个半加器和两个与门一个或门组成。在实验中，常用一块双异或门、一个 与或非门和一个与非门实现。 (1) 画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。 (2) 找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的 与门输入端接地． 当输入端 Ai、Bi 及 Ci－1为下列情况时，用万用表测昙 Si 和 Ci 的电位并将其转为逻辑状态填 入下表。 表 10-5 异或门组成的全加器实验结果 Ai Bi Ci－1 Ci Si Bi Ci－1 00 01 11 10 Ai 0 1