第六章VHDL设计应用实例 6.18位加法器的设计 1、设计思路 多位加法器的构成方式:并行进位 串行进位 并行进位:速度快、占用资源多 串行进位:速度慢、占用资源少1 第六章 VHDL设计应用实例 6.1 8位加法器的设计 1、设计思路 多位加法器的构成方式：并行进位 串行进位 并行进位：速度快、占用资源多 串行进位：速度慢、占用资源少