Loongson CPU Power HT signals signals FPGA impoctant but HT important but temporarily temporanly inde term inate indeterminate sionals signals Northbridge 2 个 signals Southbridge Southbridge 2 图1龙芯CPU和芯片组之间的适配架构 版稿 Fig.1 Architecture of adaptation between loongson CPU and chipsets FPGA内部分为三个功能域：HT总线训处理域、重要暂不确定控制信号线处理域和CPLD功 能域，如图2所示 HT总线处理域用于处理龙芯CPU和芯片组之间HT总线的适配。通过采用第三方或者按照HT 总线协议自行编写HT总线的P核，在PGA上实例化HT总线接口，用来分别连接龙芯CPU和芯 片组的HT总线。由于FPGA的运行速度一般在几百桃赫兹而HT总线频率可达上吉赫兹，所以在 FPGA内设计协议转化模块(Protocol converting modul©把HT总线的高速串行信号线转化为较为低 速的并行内部总线，然后连接到交叉开关总线(Crossbar bus)上。交叉开关总线可以通过软件控制选 择切换任意一组芯片组和龙芯CPU建立HT总线互联，实现在一块主板上能同时调试适配多款芯片 组，十分灵活。由于芯片组和龙芯CPU有可能存在HT总线差异，例如有的是HT2.0协议（最高可 达1.4GHz)或者HT3.0协议（最高可达2.6GHz),需要在FPGA内部设计一个带宽匹配模块，自 动协商解决两者之间带宽差异问题。 龙芯CU有一些独属子自己的信号线，在即将要适配的芯片组里也有一些特殊的信号线，由 于芯片组不是专门为龙芯CPU配套而设计的，在未适配成功前，有些信号是不知道如何连接或者 处理的。本文把这些信号线命名为重要暂不确定控制信号线”，都引入FPGA内部设置的“重要 暂不确定控制信号线处理域” ,借助手FPGA灵活编程的特性，可以在FPGA内部把两者的信号连 接起来，或者单独地做上拉下拉、悬空等处理。通过反复地实验和调试，总能找出“重要暂不确定 控制信号线”的处理方式给到底能否兼容的结论。 龙芯CPU和芯片组都有仓的上下电控制时序，彼此之间怎样配合也是未知的。上下电时序信 号主要包括三部分：CU下电控制信号，芯片组上下电控制信号、电源模块上下电控制信号。这 三部分信号都需要入FPGA内部设置CPLD(Complex Programmable Logic Device)功能域。在主 板设计中，常采用CP)芯片来控制整个主板的上下电时序，本文采用在FPGA内部分离出一部分 逻辑资源实现个CPLD功能域，依靠CPLD来调整三部分的上下电时序来达到CPU和芯片组协 调工作的目的。通过反复地实验和调试，找出相互配合工作的最佳时序或者给出无法兼容的结论。Loongson CPU Memory HT FPGA HT HT important but temporarily indeterminate signals Power Modules HT Northbridge 1 Southbridge 1 Power on/off signals Memory important but temporarily indeterminate signals important but temporarily indeterminate signals Northbridge 2 Power on/off signals Power on/off signals Power on/off signals Southbridge 2 图 1 龙芯 CPU 和芯片组之间的适配架构 Fig.1 Architecture of adaptation between loongson CPU and chipsets FPGA 内部分为三个功能域：HT 总线[33-34]处理域、重要暂不确定控制信号线处理域和 CPLD 功 能域，如图 2 所示。 HT 总线处理域用于处理龙芯 CPU 和芯片组之间 HT 总线的适配。通过采用第三方或者按照 HT 总线协议自行编写 HT 总线的 IP 核，在 FPGA 上实例化 HT 总线接口，用来分别连接龙芯 CPU 和芯 片组的 HT 总线。由于 FPGA 的运行速度一般在几百兆赫兹，而 HT 总线频率可达上吉赫兹，所以在 FPGA 内设计协议转化模块(Protocol converting module)把 HT 总线的高速串行信号线转化为较为低 速的并行内部总线，然后连接到交叉开关总线(Crossbar bus)上。交叉开关总线可以通过软件控制选 择切换任意一组芯片组和龙芯 CPU 建立 HT 总线互联，实现在一块主板上能同时调试适配多款芯片 组，十分灵活。由于芯片组和龙芯 CPU 有可能存在 HT 总线差异，例如有的是 HT2.0 协议（最高可 达 1.4 GHz）或者 HT3.0 协议（最高可达 2.6 GHz），需要在 FPGA 内部设计一个带宽匹配模块，自 动协商解决两者之间带宽差异问题。 龙芯 CPU 有一些独属于自己的信号线，在即将要适配的芯片组里也有一些特殊的信号线，由 于芯片组不是专门为龙芯 CPU 配套而设计的，在未适配成功前，有些信号是不知道如何连接或者 处理的。本文把这些信号线命名为“重要暂不确定控制信号线”，都引入 FPGA 内部设置的“重要 暂不确定控制信号线处理域”，借助于 FPGA 灵活编程的特性，可以在 FPGA 内部把两者的信号连 接起来，或者单独地做上拉、下拉、悬空等处理。通过反复地实验和调试，总能找出“重要暂不确定 控制信号线”的处理方式，给出到底能否兼容的结论。 龙芯 CPU 和芯片组都有自己的上下电控制时序，彼此之间怎样配合也是未知的。上下电时序信 号主要包括三部分：CPU 上下电控制信号，芯片组上下电控制信号、电源模块上下电控制信号。这 三部分信号都需要引入 FPGA 内部设置 CPLD（Complex Programmable Logic Device）功能域。在主 板设计中，常采用 CPLD 芯片来控制整个主板的上下电时序，本文采用在 FPGA 内部分离出一部分 逻辑资源实现一个 CPLD 功能域，依靠 CPLD 来调整三部分的上下电时序来达到 CPU 和芯片组协 调工作的目的。通过反复地实验和调试，找出相互配合工作的最佳时序或者给出无法兼容的结论。 录用稿件，非最终出版稿