实验步骤3—一版图设计:布局 ●由于标准单元库中没有提供电路原理图,我们直接利用其版图构 建全加器,然后通过电路仿真验证其性能和功能 在设计库中建立一个新的 ayout cellview,例如叫 fullard,启动 virtuoso layout editor工具,开始版图设计 ● virtuoso le工具是 virtuoso之前的版本,为基于图形的定制版图 工具,而 virtuoso为基于连接关系的工具,由于门级设计中没有 原理图,我们实验利用VLE进行设计 ●根据全加器的逻辑表达式,选择适当的库单元实现相关的逻辑功 能,选择的原则是使得实现的版图面积最小,这一方面取决与单 元的数目,另一方面取决与他们直接的连线 ●在ⅥLE中例化组成全加器的所有单元,将其排成一行,最后放在 横坐标上,单元直接邻接,可以共享vdd和gnd走线 Institute of CopyrightInstitute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 9 实验步骤3－－版图设计：布局 由于标准单元库中没有提供电路原理图，我们直接利用其版图构 建全加器，然后通过电路仿真验证其性能和功能 在设计库中建立一个新的layout cellview，例如叫fulladd，启动 virtuoso layout editor工具，开始版图设计 virtuoso LE工具是virtuosoXL之前的版本，为基于图形的定制版图 工具，而virtuosoXL为基于连接关系的工具，由于门级设计中没有 原理图，我们实验利用VLE进行设计 根据全加器的逻辑表达式，选择适当的库单元实现相关的逻辑功 能，选择的原则是使得实现的版图面积最小，这一方面取决与单 元的数目，另一方面取决与他们直接的连线 在VLE中例化组成全加器的所有单元，将其排成一行，最后放在 横坐标上，单元直接邻接，可以共享vdd和gnd走线