use ieee std logic 1164. all; entity inv is port(a, b, c, d: in std logic vector (I downto 0) y: out std logic vector(7 downto 0)); end inv 8 architecture str of iny 8 is signal x std logic vector(7 downto 0); x<=a&b&c& d gl: for b in 7 downto 0 generate ul: kin port map(x(b),y(b)) 也可以采用 if-generate语句的形式控制电路的结构变化: 编号:if关系式 generate 元件语句 end generate: generic语句用于端口的控制 当希望一类元件的端口(或其他参量)可以自由变化时 可以采用 generIc语句(类属语句) 在原有元件中的定义:p285表446library ieee; use ieee.std_logic_1164.all; entity inv8 is port (a,b,c,d: in std_logic_vector (1 downto 0); y:out std_logic_vector (7 downto 0) ); end inv8; architecture str of inv8 is component kinv port (a: in std_logic; y: out std_logic); end component; signal x:std_logic_vector(7 downto 0); begin x <= a & b & c & d; g1: for b in 7 downto 0 generate u1: kinv port map (x(b),y(b)); end generate; end str; 也可以采用 if-generate 语句的形式控制电路的结构变化： 编号：if 关系式 generate 元件语句； end generate； generic 语句 用于端口的控制 当希望一类元件的端口（或其他参量）可以自由变化时， 可以采用 generic 语句（类属语句）； 在原有元件中的定义：p.285 表 4-46 entity …