入和进位已确定,则各级进位已由组合逻辑确 定,找出产生进位的最小延时逻辑。 把全加器分为二部分:FPA( Partial full ader)和进位线。 FPA中只根据AB便可产生本级的P与G, P决定前级给本级的进位是否下传,G决定本级 进位是否产生。 P=A1⊕B; 4,B 第I+1级进位逻辑方程可表示为: C,=G +PC 四位加法器各级进位逻辑可逐步叠代得: C,=G+PC C=G+PG+PPC C3=G2+PG+PPGo+PPPCO 可以发现,各级进位均可用首级进位与前级 P、G的积或运算表示,因此可用二级与或逻辑 代替实现,替代逻辑的延时是固定的,即二级门 延时。原逻辑进位延时为2n 依此方法,可逐级产生进位输出,但在高位 会产生扇入问题,因此选四位组,并产生组片 PG信号,以便扩展用。入和进位已确定，则各级进位已由组合逻辑确 定，找出产生进位的最小延时逻辑。 把全加器分为二部分：FPA（Partial full adder）和进位线。 FPA 中只根据 AB 便可产生本级的 P 与 G， P 决定前级给本级的进位是否下传，G 决定本级 进位是否产生。 Pi = Ai ⊕Bi Gi = AiBi 第 I＋1 级进位逻辑方程可表示为： Ci+1 = Gi + Pi Ci 四位加法器各级进位逻辑可逐步叠代得： C1 = G0 + P0 C0 C2 = G1 + P1G0 + P1 P0C0 C3 = G2 + P2G1 + P2 P1G0 + P2 P1 P0C0 可以发现，各级进位均可用首级进位与前级 P、G 的积或运算表示，因此可用二级与或逻辑 代替实现，替代逻辑的延时是固定的，即二级门 延时。原逻辑进位延时为 2n。 依此方法，可逐级产生进位输出，但在高位 会产生扇入问题，因此选四位组，并产生组片 PG 信号，以便扩展用